Sub-1nm pas avant 2034, roadmap logique met en avant 2D FETs pour nœuds 0,2nm et sub-0,2nm en 2043-2046

La loi de Moore marque le pas face aux limites physiques, pourtant les avancées en gravure logique se poursuivent. IMEC, centre leader en nanoélectronique, publie une roadmap jusqu’aux années 2040 avec des nœuds inférieurs à 1 nm attendus en 2034. Ces perspectives soutiendront l’IA et le supercalcul sur le long terme.

Il faudra des années avant que les technologies de gravure passent sous 1 nm, mais elles sont en développement : 0,7 nm en 2034 et <0,2 nm en 2046

Les technologies de gravure ralentissent à l’entrée dans l’ère des Angströms. Les nœuds récents améliorent les performances, mais leur fabrication coûte cher en raison des équipements onéreux. L’usage des chiplets et des emballages avancés reporte le besoin de nœuds plus fins, offrant une conception évolutive et économique.

IMEC, principal centre indépendant de recherche en nanoélectronique basé en Belgique, diffuse sa roadmap des années 2020 aux 2040. Elle met en lumière les innovations majeures attendues dans les semi-conducteurs.

La loi de Moore persiste, mais à un rythme réduit

La première roadmap détaille l’évolution de la densité logique de 1998 à 2026. De 1998 à 2010, la densité progressait de 50 % par an, divisant par deux la surface des SRAM chaque année. Depuis 2010, l’évolution tend vers une progression linéaire, sans gains majeurs en logique ces dernières années.

L’industrie exige plus de performances via une densité accrue. Les technologies 2.5D/3D excellent dans ce domaine, mais butent sur la consommation, la chaleur et les coûts. TSMC déploie récemment sa technologie SoW, extension du CoWoS, pour des puces massives orientées calcul. Les designs IA nécessitent une intégration étroite puce/mémoire, avec la DRAM essentielle pour les agents IA actuels.

Malgré l’essor massif des chiplets et emballages avancés, les technologies logiques évolueront. IMEC expose sa « roadmap des dispositifs logiques » récente, orientée recherche, avec des échéances pour les nœuds futurs. L’année indiquée correspond à l’achèvement du développement, non à la production.

L’ère sous 2 nm

Selon la roadmap, les nœuds « Nanosheet » adoptent les transistors FET GAA (Gate-All-Around). Ils débutent avec le N2 de TSMC, en production de masse cette année. Les nœuds sous 2 nm entrent en phase de préparation fin 2025. TSMC et Intel prévoient plusieurs nœuds sous 2 nm : A16, A14, A13, A12 chez TSMC, et 14A avec optimisations chez Intel.

Le dernier nœud Nanosheet, A10 vers 2031, ouvrira la voie sous 1 nm.

L’ère sous 1 nm

Pour les gravures sous 1 nm, les fabricants adopteront les CFET (Complementary FETs), empilant verticalement les nanosheets. Cela réduit la surface des cellules et booste la densité des transistors. Le premier nœud CFET arrive en 2034, inaugurant la gravure sous 1 nm.

Le nœud A7 (0,7 nm) précédera A5 (0,5 nm) en 2036, puis A3 (0,3 nm) en 2040. Les améliorations CFET porteront la densité des circuits logiques CMOS jusqu’à 80 % plus élevée.

Suivra l’ère 2 Angströms avec les transistors 2D FET, intégrant de nouveaux matériaux pour des CFET ou nanosheets 2D. Les 2D FET débuteront en 2043 avec A2 (0,2 nm), puis sous A2 (<0,2 nm) en 2046. Cette roadmap reste théorique ; les cycles de développement peuvent varier.

La roadmap BEOL (Back-End-of-Line) détaille les matériaux reliant les transistors. L’approche actuelle, Dual-Damascene et Single-Damascene avec cuivre, offre un pitch métallique de 24-26 nm. Elle s’améliorera jusqu’en 2028 et A14, avec un pitch réduit à 20-22 nm.

Les nœuds 1 nm et sous 1 nm passeront à Semi-damascene ou métallisation soustractive. Le ruthénium remplacera le cuivre, avec gaps d’air intentionnels et vias auto-alignés. Ces vias sans barrière diminuent la résistance et optimisent la conductivité logique.

Pour les nœuds 0,5 nm et inférieurs, des matériaux alternatifs comme l’épithaxial PtCoO₂ sur saphir offriront une résistance ultra-faible. Le pitch descendra de 16 nm à 12 nm.

Année	Nœud	Pitch métallique (MP)	Type de procédé	Innovation principale
2025	2 nm	24–26 nm	Dual-Damascene & Single-Damascene	Vias sans barrière (Cu, W, Mo)
2028	A14	20–22 nm	Dual-Damascene & Single-Damascene	—
2031	A10	18–20 nm	Transition vers Semi-damascene	Ru avec gaps d’air + vias auto-alignés
2034	A7	16–18 nm	Semi-damascene (Soustractive)	Ru avec gaps d’air + vias auto-alignés
2037	A5 / A3	12–16 nm	Semi-damascene (Soustractive)	Métaux alternatifs (ex. PtCoO₂ épitaxial)

Pour l’alimentation, la roadmap couvre les évolutions jusqu’en 2032. Elle prévoit d’intégrer les IVR (régulateurs de tension intégrés), aujourd’hui sur la carte mère, directement dans le PCB. Ces IVR abaisseront les tensions de 48 V DC à 12 V DC, puis 0,8 V DC.

De 2026 à 2027, les IVR s’intègrent dans le PCB sous le package principal, avec interposer pour IC 3D et DRAM. D’ici 2028–2032, elles fusionneront dans le package via capaciteurs MIM 2.5D et dispositifs Can/SI. Intel utilise déjà les MIM dans EMIB pour l’emballage 2.5D ; EMIB-T intègre l’alimentation via TSV.

Ces feuilles de route montrent que, malgré les limites physiques, l’empilement 3D, les nouveaux matériaux et architectures intelligentes maintiendront densité, performances et efficacité pour des décennies. Elles confirment les avancées pour les puces IA, HPC et technologies futures.

Année	Nœud	Architecture / Transition	Fonctionnalités & innovations clés	Spécifications techniques (câblage BEOL & matériaux)	Contexte / Notes
2018	N7 (7 nm)	FinFET	Premier nœud FinFET en production massive ; base pour l’évolution logique	Surface cellule SRAM : 0,025–0,023 μm²	Améliorations logiques en cours
2020	N5 (5 nm)	FinFET	Évolution FinFET ; gains majeurs en densité et performances pour IA/HPC	Améliorations densité/performances	Focus IA et calcul haute performance
2023	N3 (3 nm)	FinFET	Dernier nœud FinFET ; stabilité surface SRAM malgré stagnation horizontale	Stabilité surface cellule SRAM	Début ère empilement vertical 3D
2025	N2 (2 nm)	Transistors Nanosheet FET (GAA)	Première transition FinFET vers transistors nanosheet Gate-All-Around	Pitch BEOL min. : 24–26 nm (câblage Cu, dual/single damascene)	Début ère empilement vertical 3D
2028	A14 (1,4 nm / 14 Å)	Nanosheet FET améliorés (GAA)	Optimisation nanosheet pour densité transistor accrue	Pitch BEOL min. : 20–22 nm	Évolution verticale continue
2031	A10 (1,0 nm / 10 Å)	Nanosheet FET continués	Nouveaux matériaux et techniques câblage contre conso et chaleur	Pitch BEOL min. : 18–20 nm ; câblage Ru, gaps d’air, soustractive, vias auto-alignés	Réponse à la consommation croissante
2034	A7 (0,7 nm / 7 Å)	CFET (Complementary FETs)	Innovation majeure : empilement vertical p + n nanosheet FET ; gain densité 1,6–1,8×	Pitch BEOL min. : 16–18 nm (Ru + gaps d’air + vias auto-alignés)	Premier nœud CFET ; résout limites densité CMOS
2037	A5 (0,5 nm / 5 Å)	CFET continués	Optimisations FEOL/BEOL pour HPC ; gestion énergie et thermique	Pitch BEOL min. : 12–16 nm (stade R&D)	Avancée performances HPC et IA
2040	A3 (0,3 nm / 3 Å)	CFET continués	Intégration accrue ; évolution 3D	Bâti sur améliorations A5 BEOL	Évolution densité long terme
2043	A2 (0,2 nm / 2 Å)	2D FET (première mention)	Rupture : canaux nanosheet remplacés par matériaux 2D ; densité ultra-élevée	Fin ère FinFET traditionnelle	Première divulgation publique nœud 0,2 nm
2046	Extension CFET avec matériaux 2D canal	2D FET continués	Miniaturisation ultime ; densité max via matériaux 2D	Densité max via 2D et interconnexions 3D	Fin roadmap ; vision post-2040