La mémoire XBM d’Intel vise le HBM4, offrant 32 GT/s et des coûts réduits via les liens UCIe

Alors que les pénuries de mémoire HBM affectent le marché des GPU IA, Intel dévoile une nouvelle architecture prometteuse. Un brevet récent décrit la XBM, une mémoire ultra haut débit conçue pour succéder au standard HBM4. Cette technologie vise à offrir des débits bien supérieurs tout en réduisant les coûts grâce à l’interconnect UCIe.

Intel prépare la relève de la mémoire HBM avec le projet XBM

La mémoire HBM reste le standard pour les accélérateurs d’IA, mais ses limites en approvisionnement, en prix et en consommation poussent à l’innovation. Des alternatives comme la LPDDR sont déjà utilisées pour pallier ces problèmes.

Intel, après des tentatives comme le HMC ou le MCDRAM qui n’ont pas abouti, revient avec une nouvelle proposition. Avec la XBM et la ZAM, le fondeur pourrait faire son grand retour sur le segment de la mémoire DRAM, à un moment où toute l’industrie fait face à des tensions d’approvisionnement.

Si la LPDDR est plus efficace et offre de plus grandes capacités, son débit est un frein. Qualcomm travaille sur sa technologie HBC pour y remédier. De son côté, Intel propose déjà la ZAM comme alternative à la HBM. Avant même la commercialisation de ces solutions, le géant américain présente une nouvelle concurrente de la HBM : la XBM.

Les descriptions portent sur une mémoire à très haut débit (souvent appelée XBM ou d’autres alternatives de nouvelle génération à la HBM) utilisant des transistors en backend. La structure comprend un substrat de package, un die de base optionnel et une configuration de dies mémoire empilés. Chaque die mémoire utilise une DRAM backend de type un-transistor, un-condensateur (1T1C). Cela place les transistors dans les couches métalliques BEOL pour une meilleure efficacité surfacique, une densité de TSV plus élevée et un débit nettement supérieur par rapport à une DRAM à transistors frontaux classique.

via Brevet (Ultra High Bandwidth Memory With Backend Transistors)

Le brevet d’Intel décrit la XBM comme une mémoire « cross-batch », un bloc DRAM connecté à un contrôleur d’entrée/sortie UCIe fonctionnant à 32 GT/s. L’objectif est de correspondre à l’empreinte de la HBM4, chaque bloc XBM offrant une capacité de 0,5 à 5,0 Go par die. Les entrées/sorties transitent par le die de base.

Chaque sous-canal comporte 12 blocs de données, avec jusqu’à 96 blocs sur une solution XBM à 8 étages et 192 blocs sur une solution à 16 étages. Ces canaux fonctionnent à une fréquence de 2 GHz. L’un des avantages de la XBM est sa flexibilité d’intégration, notamment en mode « Memory-on-Package » (MoP), ce qui pourrait offrir plus de débit et de capacité dans des formats compacts.

Chaque die mémoire utilise une architecture DRAM backend 1T1C. Les transistors sont fabriqués dans les couches métalliques BEOL, ce qui améliore grandement l’efficacité surfacique, libère de l’espace pour les TSV et augmente la densité et le débit.

Caractéristiques architecturales :

• Alternance de sous-canaux et « gouttières » TSV pour un routage efficace.
• Connexions à haut débit (HBI) des deux côtés.
• Fonctions intégrées d’autotest (BIST), de redondance et de réparation.
• Interfaces UCIe pour des transferts de données à grande vitesse.
• Die de base optionnel avec logique de test/contrôle/débogage, ou logique distribuée sur l’empilement.

L’objectif de la XBM est d’égaler ou de dépasser l’empreinte de la HBM4 tout en visant un débit et une capacité supérieurs grâce à une densité de TSV accrue et l’usage de transistors backend. Elle cherche à surmonter les limites de la HBM (encombrement des TSV, complexité de routage, puissance).

Cette nouvelle architecture mémoire devrait supporter un débit total bien plus élevé via davantage de sous-canaux parallèles et un empilement efficace. Le calendrier de commercialisation visé pour la XBM se situerait au-delà de 2030, ce qui correspond aux estimations concernant la mémoire ZAM.