Intel EMIB-T repousse les limites de l’IA et du HPC, pour des die ultra-larges de plus de 10 réticules et du HBM4e à plus de 12 Gb/s

Les solutions d’emballage avancé sont désormais un champ de bataille crucial pour les fondeurs. Lors de la conférence ECTC26, Intel a exposé les nombreux avantages de sa technologie EMIB-T, qui pourrait bien s’imposer comme un standard pour les puces IA et HPC de demain.

EMIB-T, une solution d’emballage clé face aux limites de l’industrie

Seules quelques entreprises possèdent l’expertise technique nécessaire pour fabriquer les puces de nouvelle génération qui alimenteront l’IA, le calcul intensif et le segment client. À l’occasion de l’IEEE 2026 (ECTC), Intel a présenté en détail sa solution d’emballage et de substrat de prochaine génération.

Intel compte déjà plusieurs clients pour ses solutions d’emballage EMIB, comme TeraFab, Google et NVIDIA. Mais l’EMIB-T a des implications bien plus larges dans le paysage manufacturier.

L’objectif fondamental d’EMIB est simple : fournir une interconnexion haut débit et économique pour relier plusieurs puces élémentaires.

EMIB présente plusieurs avantages par rapport aux solutions d’emballage CoWoS de TSMC, permettant des architectures de calcul plus flexibles et plus grandes sans compromis sur les coûts ou la consommation. Le silicium EMIB est aussi beaucoup plus petit que les techniques d’emballage existantes, ce qui réduit les risques de fabrication.

La technologie EMIB-T d’Intel Foundry offre une solution d’intégration hétérogène évolutive pour les puces élémentaires. Elle combine la densité d’interconnexion fine de l’intégration 2,5D avec les bénéfices de mise à l’échelle verticale des architectures à trous traversants.

Dans cet article, nous présenterons la mise à l’échelle de la technologie EMIB-T, réduisant le pas des micro-billes à 25 µm et augmentant le facteur de forme du package au-delà de 120 mm x 120 mm. Cela permet d’héberger plus de 9 fois la surface d’un réticule de silicium de calcul et de mémoire sur un seul package. Nous illustrerons les densités de bande passante réalisables et démontrerons que les caractéristiques électriques d’EMIB-T permettent des signaux fiables dépassant 12 Gb/s pour la HBM4e. Enfin, nous partagerons la roadmap pour permettre de nouvelles capacités, permettant aux architectes de construire un système complet sur un seul package pour répondre aux futures demandes HPC/IA.

Lors de l’événement, Intel et ses partenaires ont présenté un large éventail de capacités de l’EMIB-T, dont les suivantes :

Intégration 3D d’une puce mémoire SRAM dans une plateforme à pont intégré

La capacité à désagréger les grands systèmes en puces élémentaires via l’emballage avancé offre une voie alternative pour poursuivre la mise à l’échelle des systèmes informatiques. Pour les systèmes mémoire, étendre la capacité avec des puces mémoire désagrégées nécessite une plateforme d’intégration avec une connectivité haut débit et une faible surconsommation énergétique.

Nous démontrons ici l’intégration verticale 3D d’une puce SRAM intégrée dans un package avancé à pont intégré, atteignant une bande passante de 265 Go/s/mm² pour moins de 0,24 pJ/bit. La puce mémoire est interconnectée à un SoC supérieur via une matrice dense de microbilles avec un pas de 25 µm. Une analyse électrique du chemin de données révèle que la connectivité inter-puces compte pour moins de 15% de la puissance totale.

Ce résultat démontre la faisabilité de l’implémentation de fonctions mémoire dans les puces intégrées des packages organiques.

Prise en charge de la HBM4e à plus de 12 Gb/s avec EMIB-T

Cet article présente une solution d’emballage avancé de nouvelle génération, l’EMIB-T, développée pour répondre aux exigences strictes de bande passante et d’alimentation des interfaces HBM4e de pointe. L’architecture EMIB-T intègre un grand nombre de couches métalliques, des capacités de routage avancées et des fonctionnalités intégrées d’alimentation.

Des mesures électriques large bande et des corrélations de modélisation valident les performances supérieures de signal et d’alimentation de la technologie. Nous démontrons en outre des optimisations d’intégrité du signal et de l’alimentation pour l’intégration HBM4e avec EMIB-T, confirmant la faisabilité d’un fonctionnement à plus de 12 Gb/s.

Architectures de packages à très grand facteur de forme pour l’IA et le HPC

L’essor de l’IA a accru la demande en puissance de calcul, nécessitant davantage de surface de silicium par package. L’intégration de mémoire haute bande passante, de réseaux et d’autres blocs d’E/S nécessite une intégration hétérogène via l’emballage avancé. L’EMIB-T d’Intel fournit une solution d’intégration à haut débit avec faible consommation, et le potentiel de monter à l’échelle vers des tailles de package très grands (240 x 240 mm).

Ce travail décrit les considérations architecturales pour concevoir des packages jusqu’à ces tailles. Des constructions de package avec deux configurations sont proposées, incorporant des ASIC, de la HBM et des puces d’E/S. Les considérations pour les E/S haut débit, l’alimentation, la modélisation du rendement, ainsi que les aspects thermiques et thermo-mécaniques sont expliquées.

Défis et solutions pour l’encapsulation au niveau package de complexes de puces ultra-larges

Les charges de travail en calcul intensif et en IA stimulent la demande d’intégrations hétérogènes d’un grand nombre de puces de calcul, de mémoire et d’E/S via l’emballage avancé. Cela entraîne une croissance substantielle de la surface totale des puces sur un package et du facteur de forme du package, introduisant des difficultés croissantes pour l’encapsulation.

Dans cet article, les défis de l’encapsulation de complexes de puces ultra-larges sont d’abord discutés. Les difficultés uniques pour différentes architectures d’emballage avancé, y compris les emballages 2,5D et 3D, sont expliquées. Nous partageons des solutions innovantes en formulation de matériaux, équipement et développement de processus pour surmonter ces défis, et démontrons un processus sans vide avec plusieurs études de cas.

Différences clés entre EMIB-M et EMIB-T

Actuellement, il existe deux technologies EMIB clés : EMIB-M et EMIB-T. Le pont EMIB-M est conçu pour l’efficacité et intègre des condensateurs MIM dans le pont de silicium, améliorant l’alimentation et l’intégrité en minimisant le bruit. Bien que légèrement plus coûteux, les condensateurs MIM offrent une stabilité supérieure et une fuite réduite.

Le processus de construction d’EMIB-M implique la création de structures 3D très denses via des puces élémentaires. Ces puces sont connectées via le pont EMIB-M, qui offre une interconnectivité à haut débit. L’alimentation des puces est acheminée autour du pont.

EMIB 2,5D à pont intégré multi-puces.

• Un moyen efficace et économique de connecter plusieurs puces complexes.
• Emballage 2,5D pour logique-logique et logique-mémoire haute bande passante (HBM).
• EMIB-M intègre des condensateurs MIM dans le pont. EMIB-T ajoute des TSVs au pont.
• Pont de silicium intégré dans le substrat du package pour une connexion rivage à rivage.
• EMIB-T peut faciliter l’intégration d’IP provenant d’autres conceptions d’emballage.
• Chaîne d’approvisionnement et processus d’assemblage simplifiés.
• Éprouvé en production : En production de masse depuis 2017 avec du silicium Intel et externe.

Ce routage de l’alimentation est modifié dans l’EMIB-T, qui offre une densité accrue via l’intégration de TSVs. Avec EMIB-T, l’alimentation peut être acheminée directement à travers le pont EMIB plutôt qu’autour. EMIB-T est conçu pour répondre aux exigences des puces IA haute performance.

EMIB à l’échelle de l’ère des hyperscalers

Actuellement, EMIB-T offre une mise à l’échelle des puces supérieure à 8 fois la taille d’un réticule dans des packages de 120×120 mm, pouvant héberger 12 puces HBM, 4 puces élémentaires denses et plus de 20 connexions EMIB-T. D’ici 2028, Intel prévoit de passer à plus de 12 fois la taille d’un réticule dans des packages supérieurs à 120×180 mm, hébergeant plus de 24 puces HBM et plus de 38 ponts EMIB-T.

À titre de comparaison, TSMC devrait atteindre 14 fois la taille d’un réticule d’ici 2028, incorporant jusqu’à 20 packages HBM. La société propose aussi des packages SoW (System on Wafer) pour les puces emballées avancées ultra-larges, mais à un coût bien supérieur à celui du CoWoS.

Un avantage clé d’EMIB est son indépendance vis-à-vis de l’IP et du nœud de processus. Il est possible d’intégrer plusieurs puces basées sur différentes IP et différents nœuds de processus internes ou tiers, pour créer des puces optimisées pour la bande passante, l’intégrité de l’alimentation et la mise à l’échelle.