CPU NVIDIA Vera conçu pour l’IA agentique, performances monocœur et mono-thread maximales face au x86, analyse complète de l’architecture

NVIDIA dévoile officiellement son processeur Vera, un modèle Arm taillé pour l’IA agentique et l’apprentissage par renforcement. Ce CPU, qui vise à remplacer les solutions x86 classiques, mise sur une architecture à 88 cœurs Olympus et une mémoire LPDDR5X pour offrir des performances inédites. Découvrons en détail les caractéristiques de ce monceau de technologie.

NVIDIA Vera : Un CPU taillé pour l’IA agentique

L’augmentation des charges de travail liées à l’IA agentique et l’apprentissage par renforcement a placé le CPU au cœur des systèmes d’intelligence artificielle. Sans un processeur rapide pour l’exécution, l’évaluation et l’orchestration, un GPU ne peut pas recevoir les données nécessaires, ce qui entraîne des goulots d’étranglement. C’est pour cette raison que NVIDIA a conçu Rubin, un processeur dédié aux agents, capable d’éliminer ces limitations et d’offrir le débit et l’efficacité attendus par le secteur.

Voici un tour d’horizon complet de Vera, le dernier CPU d’NVIDIA pour l’IA, basé sur des cœurs Arm personnalisés.

À l’intérieur du CPU Vera

Le CPU Vera d’NVIDIA repose sur l’architecture des cœurs Olympus, qui utilise le noyau Armv9.2 personnalisé. Il s’agit d’une puce de calcul monolithique intégrant des technologies comme le NVIDIA Scalable Coherency Fabric (SCF) de deuxième génération, le calcul confidentiel (compatible TEE-I/O) et le x16 PCIe Gen6 CXL 3.1.

Les avantages du NVIDIA Scalable Coherency Fabric incluent :

• Une communication à faible latence entre les clusters de CPU.
• Un accès efficace aux ressources partagées du cache système.
• Une connectivité à haute bande passante vers les contrôleurs mémoire.
• Une intégration native avec NVLink-C2C et l’infrastructure d’accélération.

Les fonctionnalités de prédiction de branchement comprennent des prédicteurs neuronaux et spécialisés avec 2 branchers par cycle. L’architecture dispose d’un décodage d’instructions 10-Wide, d’un préfetcheur avancé, de 96 Ko de cache L1D, 64 Ko de L1I, 2 Mo de L2 et 164 Mo de cache L3. Chaque cœur a accès à une bande passante de 14 Go/s. L’interconnexion NVLink C2C offre jusqu’à 1,8 To/s de bande passante CPU-GPU cohérente.

Au total, Vera compte 88 cœurs Olympus « haute performance » et 176 threads NVIDIA Spatial Multi-threading. La puce intègre une micro-architecture large et à haut IPC, conçue pour offrir des performances maximales en monothread, permettant une concurrence efficace sur des milliers d’environnements logiciels.

Cœurs / Threads	88 / 176
Cache L2	2 Mo par cœur
Cache L3	164 Mo par CPU
Mémoire	Jusqu’à 1,5 To SOCAMM2 LPPDDR5X
Vitesse mémoire	Jusqu’à 9600 MT/s
Bande passante mémoire	Jusqu’à 1,2 To/s (cumulée), 14 Go/s (par cœur)
PCIe	88 lignes PCIe 6.4 (CPU uniquement), 96 lignes PCIe 6.4 (Vera Rubin), bifurcation jusqu’à x2, CXL 3.1
TDP configurable	250 W – 450 W

Olympus – Le sommet de l’IA

Olympus, le cœur qui alimente Vera, est décrit comme le moteur de calcul du CPU. Il est conçu de A à Z pour maximiser l’IPC (Instructions Par Cycle) pour les logiciels irréguliers, lourds en branchements, sensibles à la latence et hautement concurrents. Par rapport à Grace, Vera réalise un gain de 50 % en IPC. Quatre composants clés de l’architecture du CPU Vera se distinguent :

• Front End : Prédicteurs de branchement optimisés.
• Mid Core : Accélération des chemins critiques.
• Execution Engine : Optimisation vectorielle complexe.
• Cache Subsystem : Chemins d’instructions et de données optimisés pour la latence.

Voici le schéma bloc du cœur Olympus :

Prédicteur de branchement neuronal Olympus

En commençant par la dissection du cœur Olympus, nous trouvons le Neural Branch Predictor, conçu pour améliorer la précision des prédictions sur les logiciels complexes et riches en branchements.

Le NBP apprend les comportements de flux de contrôle à longue portée et les modèles de branchement statistiquement biaisés, courants dans les grands environnements d’exécution, les interpréteurs, les bases de données, les compilateurs et les charges de travail des agents. Les améliorations de la prédiction de branchement permettent au front end d’Olympus d’être alimenté en instructions utiles, ce qui améliore le débit d’instructions et les performances.

Mid-Core Olympus

Le Mid Core d’Olympus transforme les instructions décodées en opérations exécutables tout en maximisant le parallélisme au niveau des instructions et de la mémoire. Il est conçu pour identifier et exécuter le travail indépendant caché derrière ces goulots d’étranglement, permettant une meilleure utilisation des ressources d’exécution et un IPC amélioré.

Le Mid Core est doté d’un large moteur de renommage et d’allocation, soutenu par un grand buffer de réorganisation et de nombreuses ressources de registres physiques. Le renommage des registres élimine les fausses dépendances entre les instructions, permettant au processeur d’exposer un parallélisme supplémentaire et d’exécuter les instructions dès que leurs vrais opérandes sont disponibles. Une grande fenêtre d’instructions permet à Olympus de regarder bien plus loin dans le flux d’instructions, trouvant du travail utile pendant que d’autres instructions attendent la mémoire ou la résolution de branchements.

Olympus intègre également plusieurs technologies pour briser les dépendances, telles que :

• Memory Renaming : Accélère les chaînes de dépendance store-to-load en permettant l’exécution d’instructions dépendantes avant la fin d’un chargement, lorsque la relation de données peut être prédite. Cela est particulièrement bénéfique pour les logiciels utilisant beaucoup de pointeurs, le parcours de graphes, les frameworks d’exécution et les charges de travail orientées objet complexes.
• Value Prediction : Identifie les chaînes de dépendance stables et prédit les valeurs futures avant qu’elles ne soient produites, permettant aux instructions dépendantes de s’exécuter de manière spéculative pendant que l’exactitude est vérifiée plus tard. Cette capacité est efficace pour les modèles logiciels répétitifs et les structures de données séquentielles.
• Move elimination et value optimization : Techniques pour atteindre une meilleure utilisation.

Moteur d’exécution Olympus

Le moteur d’exécution du cœur Olympus est conçu pour maintenir un débit d’instructions élevé sur diverses charges de travail, y compris les environnements d’exécution de l’IA agentique, les environnements RL, les bases de données, etc. Après être passées par les étapes de renommage et d’ordonnancement, les instructions sont envoyées dynamiquement à des ressources d’exécution spécialisées optimisées pour l’arithmétique entière, le traitement des branchements, le calcul vectoriel et les opérations mémoire.

La combinaison d’un backend d’exécution large et d’un moteur out-of-order profond permet aux cœurs Olympus de continuer à progresser même lorsque certaines parties des charges de travail sont ralenties par l’accès mémoire, la résolution de branchements ou les longues chaînes de dépendance.

Pour le moteur d’exécution, NVIDIA embarque 8 ALU entières simples, 2 ALU complexes et 4 unités d’exécution de branchement dédiées. Les ALU simples gèrent les opérations arithmétiques et logiques courantes, tandis que les ALU complexes accélèrent les opérations à plus haute latence comme la multiplication, la division, le CRC et les charges de travail intensives en décalage.

Les unités de branchement dédiées travaillent avec le sous-système avancé de prédiction de branchement pour résoudre rapidement les décisions de flux de contrôle et minimiser les perturbations du pipeline. Cette combinaison est particulièrement bénéfique pour les charges de travail agentiques modernes, qui présentent souvent un flux de contrôle irrégulier et des branchements fréquents.

Pour le calcul vectoriel et orienté IA, Olympus intègre six unités d’exécution vectorielle SVE 128 bits, dont deux pipelines vectoriels capables de cryptographie, et prend en charge la précision FP8. Ces unités accélèrent les charges de travail vectorisées que l’on trouve dans le traitement de données, le prétraitement de l’apprentissage automatique, la compression, le cryptage, le calcul scientifique et les frameworks d’analyse. Le support de l’extension vectorielle scalable (SVE) d’Arm permet une exécution efficace des charges de travail HPC traditionnelles et des pipelines de traitement de données IA émergents.

Le moteur d’exécution est étroitement intégré à un sous-système mémoire à haute bande passante via quatre pipelines de chargement et 2 pipelines de stockage. Ces ressources permettent à Olympus de maintenir une utilisation élevée pour les charges de travail intensives en calcul et en mémoire.

Le Spatial Multi-Threading de Vera offre un débit monothread plus élevé que les approches SMT traditionnelles

NVIDIA utilise une nouvelle solution de multi-threading dans les CPU Vera appelée Spatial Multi-Threading. Par rapport au SMT (Simultaneous Multi-Threading) traditionnel, cette approche permet de partitionner les ressources entre deux threads matériels à l’intérieur du cœur Olympus, plutôt que de s’appuyer sur un cœur plus étroit.

Le SMT traditionnel permet à deux threads matériels de partager les ressources du même cœur. Dans les environnements densément threadés, ce partage peut créer une contention sur les ressources de prédiction de branchement, de décodage, d’exécution, de chargement/stockage, de cache et de mémoire. Cela crée un effet de « voisin bruyant », où l’activité sur un thread peut réduire les performances de l’autre thread partageant le même cœur. Pour l’IA agentique, l’apprentissage par renforcement et les services cloud – où de nombreuses tâches de courte durée s’exécutent simultanément et où la latence de queue est importante – cela peut augmenter la variabilité et rendre les performances moins prévisibles.

Avec cela, Vera offre un cœur monothread à haut débit quand c’est nécessaire, tandis que la paire de threads gère l’orchestration. Avec 88 cœurs et 176 threads, le Vera d’NVIDIA est un CPU flexible qui offre à la fois des performances monothread élevées et des déploiements denses de type vGPU.

Le Spatial Multithreading améliore le déterminisme, l’isolation et la qualité de service par rapport aux approches SMT traditionnelles. Le résultat est une architecture de CPU capable d’exécuter un grand nombre de tâches d’agents simultanées tout en maintenant une latence et un débit plus cohérents.

Le sous-système mémoire de Vera – La LP5X réduit la consommation d’énergie par rapport aux DIMM DDR

NVIDIA a opté pour la mémoire LPDDR5X pour ses CPU Vera en fusionnant la puce avec huit contrôleurs, offrant jusqu’à 1,2 To/s de bande passante. La mémoire LPDDR5X est dotée d’un ECC (Error-Correcting Code) de niveau centre de données et permet à la plateforme de réduire significativement la consommation d’énergie par rapport aux serveurs traditionnels basés sur DDR4. La puce permet jusqu’à 1,5 To de capacité LPDDR5X.

L’utilisation de la mémoire LPDDR5X au format SOCAMM2 joue également un rôle vital dans l’amélioration de l’efficacité énergétique. Les trois objectifs principaux pour ce type de mémoire sont :

• Haute bande passante – Fournir la bande passante mémoire nécessaire pour soutenir les charges de travail modernes d’IA, d’analyse et de HPC.
• Efficacité énergétique – Maximiser la bande passante par watt en utilisant la technologie LPDDR5X pour réduire la puissance totale de la plateforme.
• Maintenance en entreprise – Fournir une architecture mémoire modulaire et remplaçable sur le terrain, adaptée aux déploiements hyperscale et en entreprise.

La mémoire LPDDR5X sur Vera fonctionne à 9600 MT/s, offrant jusqu’à 14 Go/s de bande passante mémoire à chaque cœur Olympus. Les capacités mémoire sont entièrement évolutives de 256 Go à 1,5 To.

L’utilisation de la LP5X a également une raison majeure : réduire l’enveloppe thermique. Les standards DRAM traditionnels comme la DDR5 (DIMM, RDIMM, MRDIMM) offrent une bande passante plus élevée, mais ils consomment aussi beaucoup plus d’énergie. Les plateformes RDIMM peuvent consommer plus de 100 W, tandis que les solutions MRDIMM peuvent utiliser plus de 200 W dans les charges de travail intensives en bande passante. Le SOCAMM2, en revanche, atteint des vitesses de 1,2 To/s tout en ne consommant que 30 à 40 W pour un système complètement chargé.

Les E/S – PCIe 6.4, NVLink 2e génération, évolutivité double socket et calcul confidentiel

Sur le plan des E/S, de la sécurité et de l’évolutivité, les CPU Vera d’NVIDIA offrent de nombreuses innovations technologiques, notamment :

• NVLink-C2C de deuxième génération – Interconnexion cohérente à haute bande passante pour la communication CPU-GPU et CPU-CPU.
• Évolutivité à deux sockets – Connectivité processeur-à-processeur à haut débit et cohérente pour les systèmes double socket évolutifs.
• PCI Express 6.4 – Connectivité E/S haute performance pour les dispositifs de stockage, de mise en réseau et d’accélération.
• Compute Express Link (CXL) 3.1 – Étend l’infrastructure PCIe pour supporter l’extension mémoire, la mise en commun et les architectures système composables.
• Calcul confidentiel – Environnement sécurisé et évolutif sur 2 sockets et rack NVL.

En commençant par le PCIe, Vera utilise le standard PCIe 6.4 le plus récent, chaque puce offrant jusqu’à 88 lignes PCIe, tandis que les configurations double socket en offrent 176. Elles fonctionnent à des vitesses allant jusqu’à 64 GT/s, doublant le débit du standard PCIe 5, et garantissent une bande passante suffisante pour les cartes additionnelles et les solutions de stockage. Vera propose également une large gamme de bifurcation de lignes PCIe, comme détaillé dans le tableau ci-dessous :

L’extension au CXL 3.1 permet une expansion mémoire de nouvelle génération et une infrastructure composable avec le support des dispositifs mémoire de type CXL 3 au-delà de la solution LPDDR5X standard.

Vera supporte Arm CCA, RME-DA et RME-CDA, fournissant la base pour l’isolation confidentielle des machines virtuelles et l’attribution sécurisée des dispositifs. Des clés de chiffrement par machine virtuelle permettent un isolement cryptographique entre les locataires fonctionnant sur le CPU Vera, tandis que le support des dispositifs compatibles TDISP étend l’environnement d’exécution de confiance au-delà du CPU.

En tant que premier CPU de calcul confidentiel du secteur à activer TDISP pour les dispositifs cohérents comme les GPU, Vera offre un accès cohérent et haute performance sans tampons de rebond ni copies de données inutiles, tout en maintenant une forte isolation des charges de travail. Sur le plan de la sécurité, de la fiabilité et de la disponibilité, Vera propose les éléments suivants :

Fonctionnalité RAS	Description
Correction d’erreur multi-symbole ECC	Corrige les erreurs mémoire multi-symboles, fournissant la base pour une fiabilité mémoire de classe entreprise.
Rapport d’erreur corrigeable multi-bit	Rapporte les événements ECC corrigeables multi-bit au firmware et au système d’exploitation, permettant un diagnostic précoce et une maintenance proactive.
Enregistrements d’erreurs RAS	Implémente des enregistrements RAS pour un rapport d’erreurs cohérent, des diagnostics et une intégration avec le système d’exploitation.
Réparation post-paquet dure (PPR)	Répare définitivement les emplacements mémoire défectueux identifiés lors de la fabrication ou du déploiement, améliorant la fiabilité mémoire à long terme.
Mise hors ligne de page	Met hors ligne les pages mémoire qui ont subi des erreurs non corrigeables, réduisant le rayon d’explosion des défaillances et améliorant la disponibilité du système.
Channel Sparing	Redirige les accès mémoire loin des canaux dégradés, améliorant la disponibilité et la tolérance aux pannes de la plateforme.
Support modulaire SOCAMM2	Permet le remplacement et la maintenance sur le terrain des modules mémoire sans remplacer le processeur ou la carte mère.
Support d’injection d’erreurs	Fournit une injection d’erreurs assistée par matériel pour valider le firmware, les flux de récupération du système d’exploitation et les mécanismes RAS de la plateforme.

Le CPU Vera d’NVIDIA constitue une avancée majeure dans la conception des processeurs, construit spécifiquement pour alimenter la prochaine génération de charges de travail d’IA agentique et d’apprentissage par renforcement. En exploitant l’architecture innovante des cœurs Olympus avec la technologie Armv9.2 personnalisée, Vera offre des performances monothread exceptionnelles grâce à une micro-architecture à haut IPC dotée d’une prédiction de branchement neuronale avancée, de techniques de parallélisme sophistiquées au niveau du Mid Core (prédiction mémoire et de valeur), d’un moteur d’exécution puissant avec des capacités vectorielles, et d’un sous-système de cache optimisé.

Son approche Spatial Multi-Threading garantit un déterminisme et une isolation supérieurs par rapport au SMT traditionnel, tandis que l’intégration de la mémoire LPDDR5X à haute bande passante, du NVLink-C2C de deuxième génération, du PCIe 6.4, du CXL 3.1 et des fonctionnalités complètes de calcul confidentiel permet une orchestration CPU-GPU fluide, une évolutivité massive et une sécurité renforcée. En éliminant les goulots d’étranglement traditionnels dans l’exécution, l’évaluation et le mouvement des données, Vera atteint jusqu’à 50 % d’IPC en mieux par rapport à ses prédécesseurs, offrant une efficacité, un débit et des performances à faible latence inédits, conçus pour les environnements d’IA complexes et concurrents.