Le transistor GAA chinois atteint des perfs 3 nm sur DUV, mais limité à 5 nm par le Middle-Of-Line

Face aux restrictions américaines sur les technologies de lithographie, la Chine explore des solutions ingénieuses pour pousser ses machines DUV au maximum. Une avancée récente de l’Académie des Sciences chinoise pourrait ouvrir une voie vers des performances équivalentes au procédé 3nm, bien que des défis techniques persistent sur d’autres étapes de fabrication.

Des transistors GAA pour tirer parti du parc DUV

L’Académie des Sciences chinoise a dévoilé une nouvelle architecture de transistors capable, en théorie, d’offrir des performances proches du 3nm avec les machines de lithographie DUV disponibles dans le pays. Les transistors sont les interrupteurs microscopiques qui, en s’activant ou se désactivant, constituent la base du calcul dans un processeur. Alors que les anciennes architectures FinFET ressemblent à des ailettes verticales, les transistors GAA (Gate-All-Around) enveloppent complètement le canal électrique, permettant un bien meilleur contrôle du courant.

Les chercheurs ont développé des transistors GAA présentant un rapport on/off supérieur à 500 000. Cela signifie que le courant circulant lorsque le transistor est activé est 500 000 fois supérieur à celui qui fuit lorsqu’il est désactivé, ce qui témoigne d’un contrôle électrique excellent et réduit quasiment à néant les courants de fuite.

Plus notable encore, l’Académie affirme avoir fabriqué ces transistors en utilisant des machines DUV. Bien que la lumière de la lithographie DUV ne permette pas normalement de graver des circuits au niveau du 3nm, des techniques comme le multi-patterning et l’immersion DUV permettent d’atteindre des finesses proches du 7nm. Cette avancée sur les transistors pourrait donc constituer une passerelle vers des performances équivalentes.

Dans la fabrication des puces, l’étape FEOL concerne la création des transistors. Grâce au contrôle électrique supérieur des nouveaux transistors GAA, il devient possible de relâcher l’espacement entre les transistors (le *fin pitch*) tout en conservant les mêmes performances qu’avec une architecture FinFET plus dense.

Les défis se situent plutôt sur les étapes MEOL et BEOL. Le MEOL gère les connexions métalliques qui relient chaque transistor au reste du circuit, nécessitant des gravures extrêmement précises. Le BEOL concerne les couches de câblage métallique supérieures. La couche M0, la plus basse et la plus fine, est particulièrement difficile à fabriquer. Selon l’expert « aog T », les tranchées de contact MEOL et la couche M0 BEOL restent des obstacles majeurs pour le fondeur SMIC, car ces procédés ne bénéficient pas directement des améliorations apportées par le transistor GAA.

Cependant, en relâchant l’espacement des transistors, SMIC pourrait réduire la hauteur des cellules logiques en passant d’une disposition M0 à 5 pistes à une disposition à 4 pistes. Cela permettrait d’atteindre une densité d’environ 137,8 millions de transistors par mm², comparable à celle du nœud 5nm de TSMC. En clair, SMIC pourrait compenser certaines limitations de ses procédés MEOL/BEOL en optimisant la conception des cellules avec les nouveaux transistors GAA, visant ainsi des performances équivalentes au 5nm.

Parallèlement, Huawei et SMIC explorent d’autres voies d’amélioration architecturale. Huawei vient notamment de présenter sa future puce Ascend 960, qui exploite la technologie LogicFolding. Cette approche empile les circuits logiques verticalement, augmentant la densité de calcul même si la densité de transistors par couche n’est pas record. Elle raccourcit également les chemins des signaux et permet à plusieurs étages de silicium de fonctionner comme une unité monolithique, accélérant ainsi le calendrier de commercialisation.