AMD annonce une mémoire 3D hybride 17 fois plus économe qu’un HBM classique, mais les défis thermiques freinent sa commercialisation
Le HBM montre ses limites face à l’explosion du calcul IA, poussant l’industrie à explorer de nouvelles pistes mémoire. Parmi elles, la DRAM 3D, vantée par AMD pour son efficacité énergétique spectaculaire, apparaît comme une solution d’avenir malgré des défis techniques redoutables.
Le pari énergétique de la DRAM 3D
L’industrie des semiconducteurs s’accorde à dire que la voie du HBM pour débloquer davantage de puissance IA marque le pas. Transformer une galette de silicium en une pile HBM produit bien moins de capacité utilisable que la DRAM standard, ce qui incite à tester d’autres approches : décodage SRAM uniquement, mémoire intelligente (PIM) avec LPDDR, mise en commun via CXL et, surtout, DRAM 3D. Cette dernière architecture est souvent présentée comme une solution miracle, notamment après les récentes déclarations d’AMD sur son efficacité énergétique phénoménale. Pourtant, des obstacles tenaces entravent encore sa commercialisation.
D’après AMD, une DRAM 3D avec liaison hybride peut être jusqu’à 17 fois plus économe en énergie qu’une pile HBM classique. La firme a une légitimité certaine sur le sujet, ayant déjà lancé ses processeurs avec cache V-Cache 3D. Cette technologie d’empilement place de la mémoire cache supplémentaire directement au-dessus du processeur pour améliorer significativement les performances en jeux et en calcul, au lieu de la répartir latéralement sur la même puce.
Cependant, appliquer l’empilement 3D à la DRAM soulève des défis spécifiques. Rappelons rapidement quelques concepts clés :
- Le HBM superpose plusieurs puces DRAM verticalement, les vias traversant le silicium (TSV) assurant le transfert des données. Cette pile est placée à côté d’un XPU, l’interface physique (PHY) intégrée dans la couche de base du HBM gérant les échanges.
- Une DRAM 3D place les puces DRAM directement au-dessus d’un XPU, supprimant le goulot d’étranglement du PHY. Ces empilements verticaux sont connectés entre eux et à l’XPU par liaison hybride.
- Les microbillages sont les minuscules boules de soudure (souvent en alliage étain-argent) qui relient les couches DRAM dans le HBM classique. Leur fusion crée des espaces physiques comblés par un adhésif, induisant une résistance électrique parasite, limitant la densité des connexions et piégeant la chaleur.
- La liaison hybride est une technologie d’assemblage sans bosse. Les galettes de silicium sont polies jusqu’à un état atomiquement plat, et les plots d’interconnexion en cuivre sont encastrés à fleur d’une fine couche diélectrique isolante. Lorsque deux couches diélectriques se rencontrent à température ambiante, elles fusionnent. Un traitement thermique fait ensuite gonfler et fusionner les atomes de cuivre entre eux.
L’architecture DRAM 3D présente néanmoins plusieurs difficultés. Les températures élevées, comme celles pouvant survenir pendant le traitement thermique de la liaison hybride, dégradent la rétention de charge des cellules DRAM. De plus, la technologie exige une planéité à l’échelle atomique, où une simple particule de quelques nanomètres peut compromettre la liaison cuivre-cuivre.
Malgré tout, si l’on parvient à résoudre le problème de tolérance thermique – comme le tente d-Matrix en empilant les couches mémoire sous l’XPU – et à créer des salles blanches d’une rigueur exceptionnelle, la technologie DRAM 3D pourrait se concrétiser assez vite, ouvrant la voie au paradis énergétique promis par AMD.
