3D X-DRAM validée, alternative à HBM avec densité 10x vs DRAM classique et design mémoire à haut rendement

La 3D X‑DRAM fait parler d’elle: une approche de DRAM empilée façon NAND qui vise des capacités nettement supérieures pour l’IA et les serveurs. NEO Semiconductor avance à grands pas avec un POC fonctionnel et des fonds pour accélérer l’industrialisation. Au menu: densité multipliée, consommation en baisse et intégration possible sur des lignes 3D NAND existantes. De quoi bousculer la domination de la HBM sur les accélérateurs d’IA et le HPC.

3D X‑DRAM : vers une DRAM 3D façon NAND pour l’IA

Imaginez de la DRAM organisée comme de la NAND : c’est le principe de la 3D X‑DRAM, un changement majeur pour les marchés mémoire, avec des densités supérieures pour l’IA.

La 3D X‑DRAM se rapproche de la réalité, une alternative à la HBM offrant des densités plus élevées pour l’IA

En 2023, NEO Semiconductor, basée aux États‑Unis, a dévoilé son projet 3D X‑DRAM, pensé pour lever le plafond de capacité de la DRAM via une architecture inspirée de la 3D NAND. L’entreprise a aussi présenté deux types de cellules 3D X‑DRAM, destinées à être intégrées dans des solutions mémoire fondées sur cette technologie.

On y retrouve des cellules DRAM 1T1C et 3T0C, visant jusqu’à 512 Gb, soit une densité 10x supérieure à la DRAM classique, avec des coûts contenus et une production à haut rendement en ligne de mire. Chaque variante répond à des usages distincts. Par exemple, 1T1C s’aligne sur les feuilles de route DRAM et HBM pour des modules très denses, tandis que 3T0C cible les charges de travail en IA.

• 1T1C (one transistor, one capacitor) – La solution centrale pour une DRAM haute densité, pleinement compatible avec les feuilles de route DRAM et HBM.
• 3T0C (three transistor, zero capacitor) – Optimisée pour les opérations à détection de courant, idéale pour l’IA et le calcul en mémoire.
• 1T0C (one transistor, zero capacitor) – Structure à corps flottant adaptée à la DRAM haute densité, au calcul en mémoire, aux mémoires hybrides et aux architectures logiques.

Les principaux atouts annoncés :

• Rétention et efficacité de haut niveau – Grâce aux canaux IGZO, les simulations de cellules 1T1C et 3T0C affichent jusqu’à 450 secondes de rétention, ce qui réduit fortement la puissance de rafraîchissement.
• Validé en simulation – Les outils TCAD confirment des vitesses de lecture/écriture de 10 nanosecondes et une rétention supérieure à 450 secondes.
• Orienté production – S’appuie sur un procédé de 3D NAND modifié, avec des changements limités, pour une mise à l’échelle complète et une intégration rapide sur les lignes DRAM existantes.
• Bande passante très élevée – Exploite des architectures de matrice adaptées au hybrid bonding afin d’augmenter nettement la bande passante mémoire tout en abaissant la consommation.
• Hautes performances pour charges avancées – Conçue pour l’IA, l’edge et le traitement en mémoire, avec des accès rapides et une consommation réduite.

Un avantage de la DRAM par rapport à la HBM : bien que la HBM domine l’IA et le HPC, sa fabrication est complexe, coûteuse et nécessite de nombreux tests et validations avant intégration sur les puces serveurs. À l’inverse, la DRAM se produit plus facilement et demande moins de contrôles. La 3D X‑DRAM adopte de plus une architecture de type monolithique dans une seule puce, plutôt que d’empiler plusieurs dies comme la HBM.

Aujourd’hui, NEO Semiconductor a présenté la preuve de concept (POC) 3D X‑DRAM et sécurisé des investissements pour accélérer le projet. Avec des puces de test, la société montre que la 3D X‑DRAM peut être fabriquée sur des infrastructures 3D NAND existantes, en déposant de multiples couches de DRAM plutôt qu’un empilement de dies comme la HBM.

Premiers résultats des puces POC :

• Latence lecture/écriture : < 10 ns
• Rétention des données : > 1 seconde à 85 °C (15× mieux que les 64 ms du standard JEDEC)
• Perturbation bit-line : > 1 seconde à 85 °C
• Perturbation word-line : > 1 seconde à 85 °C
• Endurance : > 10¹⁴ cycles

Avec la demande mémoire qui explose dans l’IA et le HPC, des DRAM avancées vont devenir indispensables. Intel prépare aussi une architecture voisine, ZAM (Z‑Angle Memory). Pour l’heure, aucune des deux n’est en production, mais les avancées et les nouveaux financements laissent entrevoir une arrivée sur les serveurs d’ici la fin de la décennie.