La technologie de fabrication 0.7 nm « Nanostack » d’IBM confirme l’avance américaine sur les puces
IBM vient de faire une annonce qui pourrait marquer un tournant pour toute l’industrie des semi-conducteurs. Le géant américain présente une technologie de gravure à 0,7 nanomètre, repoussant une fois de plus les limites physiques de la miniaturisation. Cette avancée repose sur une nouvelle approche de fabrication baptisée « nanostack ».
IBM franchit la barrière du nanomètre
IBM a dévoilé aujourd’hui une technologie de puce à 0,7 nanomètre, devenant ainsi la première entreprise à franchir officiellement le nœud technologique du 1 nanomètre. Le fabricant affirme que ce procédé permettra de loger jusqu’à 100 milliards de transistors sur une surface équivalente à celle d’un ongle. Pour y parvenir, la technologie s’appuie sur le « nanostack », une évolution des nanofeuilles déjà utilisées en fabrication.
Selon IBM, la puce à 0,7 nm offre une densité presque deux fois supérieure à celle de sa puce à 2 nm présentée en 2021. À l’époque, l’entreprise utilisait pour la première fois la technologie des nanofeuilles. IBM précisait alors que son procédé 2 nm pouvait apporter une amélioration de 45% des performances ou une réduction de 75% de la consommation électrique par rapport aux technologies 7 nm les plus avancées du moment.
L’utilisation des nanofeuilles n’est pas une nouveauté dans le secteur. Un mois après l’annonce d’IBM, le taïwanais TSMC avait également détaillé ses propres recherches sur le sujet. Lors d’un symposium, le vice-président senior R&D de TSMC, le Dr Yuh Jier Mii, avait indiqué que la société était parvenue à réduire les variations de tension grâce à ses nouveaux transistors en nanofeuilles.
Dans le cadre de son annonce sur le 0,7 nm, IBM présente le nanostack comme une amélioration significative par rapport à la technologie des nanofeuilles. Comme son nom l’indique, le nanostack empile puis décale verticalement les transistors. Cette approche de conception permet une intégration 3D pour densifier davantage les composants sur une puce.
L’entreprise précise également que l’architecture nanostack a été validée expérimentalement grâce à une liaison diélectrique ultra-mince lors de l’intégration CMOS. Cette liaison nécessite un alignement extrêmement précis des transistors.
Comparées aux puces 2 nm, les puces gravées en 0,7 nm pourraient offrir une efficacité énergétique supérieure de 70% ou une amélioration des performances de 50%.
IBM évoque aussi le potentiel pour les puces dédiées à l’IA. Leur performance pourrait passer de 4 500 à 9 000 milliards d’opérations par seconde grâce à la gravure 0,7 nm (7Å), réduisant potentiellement le temps d’entraînement de trois mois à quelques semaines.
La firme a également partagé des détails sur la fabrication de ses transistors nanostack. IBM explique avoir développé « une nouvelle technique pour assembler deux plaquettes de silicium afin de créer une nouvelle structure multicouche », permettant la création de transistors 3D pour les puces de nouvelle génération.
