Chip Monaka de Fujitsu combine un CPU 144 cœurs 2nm et des SRAM 5nm, tandis que la version X prévue en 2029 vise le 1,4nm et une liaison NVLink
Le futur CPU Monaka de Fujitsu se profile pour 2027. Avec ses 144 cœurs gravés en 2 nm et une architecture 3D innovante, il vise clairement le segment de l’IA et du calcul haute performance.
Un successeur ambitieux pour l’A64FX
Fujitsu prépare son prochain CPU Monaka, qui succédera à la puce A64FX initialement déployée dans le supercalculateur japonais Fugaku. Cette dernière utilisait une gravure en 7 nm et implémentait l’extension vectorielle Scalable Vector Extensions (SVE) d’Arm. Le nouveau modèle, prévu pour 2027, apporte de nombreuses améliorations, comme la prise en charge d’Arm SVE2, une architecture Many-Core 3D, des capacités de fonctionnement à très basse tension et le Confidential Compute Architecture (CCA).
La fondation de la série Monaka est l’architecture de cœur Arm v9. Fujitsu estime que les CPU conservent un rôle majeur dans l’univers de l’IA et du HPC. Les charges de travail d’IA agentique nécessitent davantage de puissance CPU pour l’orchestration et le traitement périphérique. Sur le front du calcul haute performance, les processeurs restent essentiels pour leur haut débit et leurs capacités de précision.
Avec Monaka, Fujitsu a pour objectif d’offrir :
- Une performance IA doublée (grâce à l’architecture et un écosystème ouvert)
- Une réduction de plus de 50% du coût total de possession (via les capacités de très basse tension)
- Une protection sécurisée des données en cours d’utilisation (via le Confidential Computing)
La série Fujitsu Monaka exploite pleinement l’intégration 3D via des chiplets. Le chiplet principal est une conception en 2 nm basée sur l’architecture Arm v9.3-A. Une seconde puce, gravée en 5 nm, est empilée en dessous et abrite la SRAM et les entrées/sorties.
L’architecture de Monaka supporte Arm SVE2-256-bit pour l’IA et le HPC, et comprend 144 cœurs. Au niveau de la plateforme, deux sockets par nœud permettent d’atteindre un total de 288 cœurs. Pour les entrées/sorties, la puce dispose de 96 lignes PCIe 6.0 (CXL 3.0). La mémoire est prise en charge via du DDR5-8000+ MT/s (12 canaux). Le processeur supportera le refroidissement liquide et à air, et offrira un fonctionnement à très basse tension pour une efficacité accrue.
La raison principale du choix d’une conception par chiplets 3D, plutôt qu’une approche monolithique en 2 nm, concerne la puissance, les performances et le coût. L’architecture désagrégée permet de sélectionner la technologie la plus adaptée pour chaque composant.
La puce se compose donc de trois dies. Le die de cœur utilise la technologie de procédé N2P de TSMC pour atteindre des objectifs de haute performance et basse consommation. Les dies de SRAM et d’I/O reposent sur la technologie N5 de TSMC. Tous les caches de dernier niveau sont intégrés dans la cellule SRAM en 5 nm sous le die de cœur et sont étroitement couplés via une liaison hybride. Les entrées/sorties sont également connectées au die SRAM via un interposeur de silicium.
Cela entraîne une réduction de 30% de la surface totale de silicium pour le die en 2 nm, contribuant à abaisser les coûts et à améliorer l’équilibre des performances. Chaque cœur mesure environ 1,47 mm².
Pour le refroidissement, le die de cœur est placé sur le dessus car il est le plus chaud, ce qui raccourcit aussi le chemin thermique vers le système de refroidissement. La liaison hybride face à face sous les deux dies raccourcit le trajet des signaux, réduisant ainsi les latences supplémentaires. Un régulateur LDO permet un DVFS par cœur pour un contrôle individuel de la tension et de la fréquence.
La conception de cœur propriétaire basée sur Arm v9.3-A est optimisée au niveau microarchitectural pour les charges de travail IA/HPC, avec un accent sur la basse consommation. Le moteur SVE2 amélioré possède deux unités d’exécution de 256 bits, deux unités de chargement/storage de 256 bits et supporte des types de données additionnels comme le FP8 et l’INT8MM pour l’inférence IA.
Pour les usages généraux, la puce intègre des unités de prédiction de branche TAGE à trois niveaux et six ALU. Pour la fiabilité (RAS), on trouve de l’ECC dans les caches L1/L2, des contrôles de parité dans les unités d’exécution et les registres, ainsi qu’un mécanisme de réessai matériel des instructions pour se remettre d’erreurs transitoires.
Voici la décomposition complète de l’architecture du cœur Monaka :
Monaka supporte aussi la méthodologie NUMA pour l’accès mémoire et peut être configuré en nœuds NUMA flexibles pour s’aligner sur les caractéristiques logicielles :
- 18 cœurs x 8 nœuds NUMA : Latence/Débit du cache de dernier niveau
- 36 cœurs x 4 nœuds NUMA : Équilibre Latence/Débit mémoire
- 144 cœurs x 1 nœud NUMA : Applications nécessitant une grande mémoire
La plateforme Monaka de Fujitsu proposera deux références. La version haute performance offrira 144 cœurs, une fréquence de base de 2,9 GHz, un TDP de 500W, 6013 GFLOPs (DGEMM) et 96,2 TOPS (INT8) à la fréquence de base. La version haute efficacité proposera les mêmes spécifications de cœurs mais fonctionnera à 2,1 GHz avec un TDP de 350W. Elle délivre 4355 GFLOPs (DGEMM) et 69,7 TOPS (INT8) aux fréquences de base. La variante performance utilise le refroidissement liquide, tandis que la variante efficacité utilise le refroidissement à air.
Enfin, Fujitsu procède déjà à des échantillonnages de la puce Monaka, avec le début des livraisons en production prévu pour 2027.
Pour l’avenir, l’entreprise planifie également le lancement de son CPU Monaka-X, ciblant une sortie en 2029. Monaka-X intégrera SME2 pour l’IA et a été sélectionné pour le supercalculateur FugakuNext. La puce intégrera aussi le NVLink Fusion de NVIDIA pour l’IA et le HPC.
