AMD et Intel équipent le x86 contre l’écart en IA, intégrant des moteurs de multiplication matricielle et les formats basse précision directement dans les futurs CPU

AMD et Intel unissent leurs forces pour propulser l’intelligence artificielle sur PC. Leur nouvelle spécification commune, ACE, vise à accélérer massivement les calculs matriciels au cœur du machine learning.

Les extensions x86 se tournent vers l’IA

AMD et Intel ont dévoilé les dernières spécifications de leur initiative conjointe baptisée ACE. Ces « AI Compute Extensions » ont pour objectif d’offrir un gain de performance significatif pour la multiplication matricielle, l’opération fondamentale des réseaux de neurones et des modèles de langage.

Les extensions SIMD actuelles, comme AVX10, peuvent réaliser ces calculs, mais leurs capacités en matière d’évolutivité et de densité de calcul restent limitées. ACE propose une approche plus efficace en intégrant des primitives dédiées à la multiplication de matrices.

Les extensions ACE définissent des primitives pour la multiplication matricielle qui complètent le code AVX et scalaire, en ajoutant :

  • Un état de registre ACE, incluant des registres de tuiles et d’échelle par blocs.
  • Des opérations de traitement consommant des entrées de registres AVX et opérant sur l’état des registres de tuiles.
  • Des opérations de déplacement de données entre l’état des registres ACE et les registres AVX.
  • Un état et des opérations pour la gestion système.

ACE assure une intégration étroite entre les vecteurs AVX et les registres de tuiles ACE, combinant une forte densité de calcul avec les fonctionnalités complètes de traitement des données de l’AVX.

Outre l’accélération matricielle, plusieurs opérations de conversion de format dédiées sont proposées dans le cadre d’AVX10.

via x86 EAG

Ces spécifications définissent donc des extensions x86 conçues pour accélérer les tâches de calcul, en se concentrant d’abord sur les noyaux de multiplication matricielle et les formats de données à précision réduite essentiels aux charges de travail de ML.

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Formats de données pris en charge

Les extensions décrites incluent la prise en charge de plusieurs formats de données. Cela peut concerner un support natif pour des opérations comme la multiplication matricielle, un support d’échelle pour des opérations de type OCP MX, un format d’accumulation et la conversion entre différents formats. D’autres formats pourraient être ajoutés ultérieurement.

Format Description Notes
INT8 Entier 8-bit
INT32 Entier 32-bit
FP32 SE8M23 Telle que définie par IEEE-754
BF16 SE8M7
FP16 SE5M10
E8M0 Exposant non signé 8-bit Utilisé pour les formats à échelle par blocs de puissances de deux
FP8 Virgule flottante 8-bit Défini dans la spécification OCP 8-bit Floating Point (OFP8) [1]. Voir aussi la spécification OCP Microscaling Formats (MX) [2].
MX FP8 Formats virgule flottante 8-bit (SE5M2, SE4M3)
MX FP6 Formats virgule flottante 6-bit (SE3M2, SE2M3)
MX FP4 Format virgule flottante 4-bit (SE2M1)
MX INT8 Format fractionnaire en virgule fixe 8-bit

ACE ne représente qu’une étape dans l’évolution de l’architecture x86. Des extensions comme APX (Advanced Performance Extensions) joueront également un rôle crucial dans le développement des prochaines générations de puces. Ces avancées devraient équiper les futures gammes de processeurs.

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