AMD Zen 6 : +27% d’IPC face à Zen 5 et jusqu’à 256 cœurs
AMD a détaillé son architecture Zen 6 pour les EPYC Venice, un CPU serveur désormais disponible immédiatement sur les plateformes SP7 et SP8. Le processeur annonce jusqu’à 256 cores, un gain d’environ 27% d’IPC par rapport à Zen 5, une meilleure prise en charge des charges agentiques et une montée en puissance côté mémoire, sécurité et rendement énergétique. Face à Intel Xeon Granite Rapids et NVIDIA Vera, AMD tente de jouer la carte de la densité, de la bande passante et du coût total de possession.
AMD EPYC 9006 Venice : disponibilité immédiate avec jusqu’à 256 cores Zen 6 sur SP7 et SP8
La famille EPYC compte six générations depuis Naples. Les EPYC 9006 « Venice » ouvrent une nouvelle phase pour les CPU serveurs, avec une conception tournée vers les charges agentiques et une production immédiate.
Les architectures Zen 6 et Zen 6C font leurs débuts sur la gamme EPYC 9006. Elles succèdent à Zen 5 et Zen 5C des EPYC 9005 « Turin ». AMD retouche profondément la microarchitecture pour gagner en performance par core, améliorer l’occupation des ressources, réduire la latence, renforcer la sécurité et mieux répondre aux traitements IA autonomes.
Comme leurs prédécesseurs, Zen 6 et Zen 6C partagent le même ISA. Zen 6 correspond au core classique, Zen 6C au core dense.
Microarchitecture AMD Zen 6
Zen 6 et Zen 6C exploitent deux blocs principaux, l’un pour le fetch et l’autre pour le pipeline, avec un dispatch/rename 8-wide, 6 ALUs, 4 loads et 2 stores, un chemin FP de 512 bits, une FADD en 2 cycles, des fills/victim de 64 octets et 48 KB de cache de données.
Au niveau général, Zen 6 apporte :
- Op-cache plus large
- Return Address Stack plus large
- Schedulers FP/INT plus grands
- Files de charge et de stockage étendues
- Reorder Buffer renforcé
- Fusion d’opérations améliorée
- Latence réduite en cas de prédiction de branchement
- Pipes VNNI INT8 x4
Le prédicteur de branchement reçoit des tables optimisées, un Return Address Stack de 64 entrées, des files de prédiction plus grandes, deux prédictions prises par cycle et jusqu’à trois fenêtres de prédiction par cycle. Le front end offre un fetch de 64 B par cycle, des flux optimisés de deux instructions, un Op cache de 6,75 K, une livraison maximale de 18 ops par cycle et un dispatch unit 8-wide. Le cache L1I atteint 32 KB, en 8-way.
Pour le scheduling et l’exécution, AMD propose un rename et un retire 8-wide, des schedulers entiers repensés avec 96 entrées partagées pour ALU/AGU et 48 entrées dédiées aux ALU. La fenêtre d’exécution s’appuie sur un registre physique de 352 entrées et un reorder buffer de 640 entrées. Chaque core dispose de 6 ALUs, 2 multiplieurs, 3 unités de branchement et une meilleure fusion d’opérations.
Côté données, Zen 6 met en place un cache L1D de 48 KB 12-way avec un load en 4 cycles. La bande passante progresse grâce à 4 pipes LS pour 4 loads et 2 stores par cycle, un fill/victim L2 de 64 B et un support de 4 x 256 bits. Les TLB regroupent une L1 de 96 entrées et une L2 à 4K DTLB. Zen 6 élargit aussi la fenêtre d’instructions en vol : file de loads à 80 entrées, file de stores à 128 entrées, file de load ordering évolutive et un cache L2 de 1 MB 16-way par core.
Pour les types et le pipeline, Zen 6 et Zen 6C conservent l’AVX-512, les latences FMUL/FMAC+FADD, le VNNI-INT16, le BFLOAT16 et la bande passante de stockage FP.
| Attribut | Zen 5c | Zen 6c | Évolution |
|---|---|---|---|
| Return Address Stack | 52 | 64 | +23.1% |
| Taille de l’Op cache | 6K Inst | 6.75K Ops | +12.5% |
| Bande passante de l’Op cache | 12 inst | 18 ops | +50.0% |
| Schedulers entiers | Unifié | Séparés et partagés | Changement architectural |
| Scheduler AGU | 56 | 96 partagés | +71.4% |
| Scheduler ALU | 88 | 96 partagés + 48 dédiés | Élargi / Réorganisé |
| PRF entier | 240 | 352 | +46.7% |
| File de loads | 64 | 80 | +25.0% |
| File de stores | 96 | 128 | +33.3% |
| Scheduler FP | 3×38 | 3×60 | +57.9% |
| ROB/file de retire | 448 | 640 | +42.9% |
| L3 par core | 2 MB | 4 MB | +100.0% |
| Taille du complexe cloud | 16 Cores | 32 Cores | +100.0% |
| L3 total cloud | 32 MB | 128 MB | +300.0% |
| Cores max cloud | 192 | 256 | +33.3% |
Le FP16 change vraiment : il dispose désormais d’un calcul AVX-512 FP16 complet, d’instructions Bit Matrix Multiply, de 4 pipes VNNI-INT8 contre 2, de 3 schedulers FP de 46 entrées et plus contre 3×32, et de 2x 512 bits ou 4x 256 bits de load.
Les cores Zen 6 ajoutent plusieurs nouveautés ISA, listées ci-dessous.
| Catégorie | Fonctionnalité ISA |
|---|---|
| Instructions | Support FP16 complet |
| Instructions | AVX-VNNI-INT8 : davantage d’instructions INT8 |
| Instructions | AVX-NE-CONVERT : conversion BF16/FP16 vers FP32 |
| Instructions | AVX-IFMA : promotion vers l’ISA VEX |
| Instructions | BMM : nouvelles instructions Bit Matrix Multiply |
| Kernel / Virtualisation | FRED : nouvelle interface utilisateur/kernel pour interruptions, exceptions et appels système |
| Kernel / Virtualisation | PML : journalisation des pages modifiées par l’invité |
| Kernel / Virtualisation | PLZA : changement automatique de classe de service lors d’une transition de privilèges |
| Sécurité | SEV-SNP RMPOPT : amélioration des invités non sécurisés |
| Sécurité | SEV-SNP DIRTY : optimisation du bit DIRTY pour la migration en direct |
| Sécurité | SEV-SNP : protection SMT renforcée |
| Analyse et traçage | Memory Profiler |
| Analyse et traçage | Mise en mémoire tampon des IBS |
Arborescence de cache Zen 6 et Zen 6C
Les cores Zen 6 et Zen 6C ciblent des segments différents. Un CCX Zen 6 peut regrouper jusqu’à 12 cores avec 48 MB de L3. Un complexe Zen 6C peut monter à 32 cores et 128 MB de L3.
Sur Zen 6C, chaque core possède un cache L2 privé de 1 MB, tandis que 128 MB de L3 16-way sont partagés entre les 32 cores. Le L3 se remplit via les victims du L2, et les tags du L2 sont dupliqués dans le L3 pour filtrer les probes et accélérer les transferts. Chaque core accepte 127 misses en vol entre L2 et L3, contre 1280 misses entre L3 et la mémoire principale.
- Zen 6 L1I : 32 KB (8-way)
- Zen 6 L1D : 48 KB (12-way)
- Zen 6 L2 : 1 MB (16-way)
- Zen 6 L3 : 48 MB (16-way)
- Zen 6C L3 : 128 MB (16-way)
Zen 6 face à Zen 5
AMD positionne Zen 6 comme la variante priorisant le rendement du socket, et Zen 6C comme la variante priorisant la latence la plus basse. Face à Zen 5, Zen 6 offre plus de cores, des fréquences plus hautes, un gain d’IPC important et une meilleure efficacité par core avec SMT. Le détail est réparti de la façon suivante.
Conception orientée cloud : Zen 5c face à Zen 6c
| Cloud | Zen 5c | Zen 6c |
|---|---|---|
| Cores par complexe | 16 | 32 |
| L3 par core | 2 MB | 4 MB |
| L3 total | 32 MB | 128 MB |
| Fréquence max | 3,7 GHz | 4,1 GHz |
| Cores max | 192 | 256 |
Le nombre de cores et la quantité de cache doublent par rapport à Zen 5, pendant que la fréquence grimpe. Zen 6C bénéficie d’un gain de 400 MHz grâce au nœud N2P, et le cache x4 devrait améliorer l’efficacité des datacenters cloud.
Conception haute fréquence : Zen 5 face à Zen 6
| Haute fréquence | Zen 5 | Zen 6 |
|---|---|---|
| Cores par CCX | 8 | 12 |
| Fréquence max | 5,0 GHz | 5,3 GHz |
| L3 par core | 4 MB | 4 MB |
| L3 total | 32 MB | 48 MB |
| Cores max | 64 | 96 |
La variante standard Zen 6 augmente le nombre de cores et threads de 50% tout en gardant 4 MB de L3 par core. Le cache total progresse de 50%, et les 300 MHz supplémentaires donnent un bond générationnel net.
IPC Zen 6 : une progression massive
Tous ces gains aboutissent à une IPC en hausse de près de 27% pour Zen 6C, sur les charges IA et serveur, contre la génération Zen 5 classique.
En détail, l’IPC progresse de 20% sur les workloads entreprise/cloud et de 31% sur les workloads IA par rapport à l’architecture classique précédente. Les mesures opposent une solution Zen 5 de 16 cores répartis sur deux CCD à une solution Zen 6C de 16 cores dans un seul CCD, à fréquence comparable.
SoC AMD Zen 6 Venice pour socket SP7
Avec la sixième génération EPYC, AMD inaugure aussi le socket SP7, décliné en deux SoC, l’un fondé sur Zen 6, l’autre sur Zen 6C.
Les deux modèles regroupent huit CCD, mais la densité change. Les CCD Zen 6C offrent jusqu’à 32 cores et 128 MB de cache, soit jusqu’à 256 cores et 1024 MB de L3 par puce. Les CCD Zen 6 donnent jusqu’à 12 cores et 48 MB de L3, soit jusqu’à 96 cores et 384 MB de L3.
- Zen 6 SoC : jusqu’à 8 CCD, 12 cores max par CCD / 96 cores par puce, 48 MB de L3 par CCD / 384 MB par puce
- Zen 6C SoC : jusqu’à 8 CCD, 32 cores max par CCD / 256 cores par puce, 128 MB de L3 par CCD / 1024 MB par puce
Chaque core embarque 1 MB de L2, ce qui porte le total à 96 MB sur Zen 6 et 256 MB sur Zen 6C. Les puces sont pensées avec un NUMA par SoC (NPS1 natif, NPS4 selon les références). Chaque puce utilise la cinquième génération Infinity Fabric et une conception SoC basse consommation, portée par un packaging avancé pour la communication entre chiplets.
Les deux gros IOD sont réalisés en N3. Ils peuvent fournir jusqu’à 128 lanes PCIe Gen6 en configuration 2P, avec 64 Gbit/s par lane, plus 16 lanes PCIe Gen4 bonus. En configuration 1P, le compteur atteint 96 lanes Gen6 et 8 lanes Gen4. L’IOD prend en charge le bifurcation x16, x8, x4 et x2, plus SDCI et SDXI.
Chaque IOD supporte 8 canaux DDR5, montant jusqu’à 12,8 GT/s sur MRDIMM en 1DPC. Il propose aussi 48 lanes de SerDes 64G et 8 lanes de SerDes 16G. Cette séparation des entrées/sorties permet d’élargir la topologie pour les besoins en canaux, bande passante et I/O, tout en améliorant la QoS, la distribution du trafic et le contrôle des flux, de la sécurité et des interfaces.
AMD renforce encore l’architecture chiplet pour accroître le débit et l’efficacité. La marque exploite un changement d’état de la fast fabric plus rapide et des Elevated Fan-Out bridges pour relier les dies. Ces ponts baissent fortement la consommation en picojoules par bit, réduisent la latence et laissent plus de budget électrique disponible par core.
Optimisation Zen 6 et Zen 6C : plage de puissance et de performance
Zen 6 est réglé sur plusieurs profils de puissance pour maximiser la performance, la performance par watt, la performance par core et le coût total.
Sur les charges agentiques, la puissance CPU par défaut peut atteindre 400 W, avec un taux d’utilisation entre 50% et 100%. Chaque core évolue alors autour de 1,2 à 2,0 W, car la priorité va à la densité de calcul, au rendement par watt et au nombre de threads par mégawatt.
Pour le cloud et les très grands centres de données, AMD vise le débit maximal avec un équilibre entre performance et core. La puissance par défaut culmine à 600 W, avec une utilisation de 30% à 100% et environ 1,7 à 3,5 W par core. Ce réglage met l’accent sur le meilleur rapport performance/coût et sur une densité régulière.
Sur les segments IA agentique et cloud, AMD met en avant ses variantes 256 cores Zen 6C. Pour les têtes de nœud « Helion », le HPC et le client, AMD préfère le core Zen 6 classique, avec une puissance par défaut de 500 à 600 W. Le taux d’utilisation monte de 15% à 100%, avec 5 à 10 W par core et davantage. Cette plage plus large permet de répondre aux pics de charge, aux besoins à faible latence et aux fréquences dépassant 5 GHz.
SoC AMD Zen 6 Venice pour socket SP8
AMD introduit aussi le socket SP8, plus orienté mainstream, optimisé pour les configurations 2P et 1P. En Zen 6C, les modèles atteignent 4 CCD, 128 cores / 256 threads et 512 MB de cache. En Zen 6, les configurations utilisent 8 CCD pour 96 cores / 192 threads et 384 MB de L3.
Au niveau de la plateforme, SP8 adopte un socket plus compact, de 62,5 x 80 mm. La mémoire reste en 8 canaux DDR5, contre 16 canaux sur SP7, avec un support MRDIMM identique jusqu’à 12,8 GT/s.
Côté entrées/sorties, une configuration 2P SP8 peut atteindre 192 lanes Gen6 et 16 lanes Gen4 bonus, tandis qu’une configuration 1P grimpe à 128 lanes Gen6 et 8 lanes Gen4. Le support CXL 3.1 est aussi de la partie.
Les plateformes SP7 autoriseront des SKU jusqu’à 600 W, quand SP8 montera jusqu’à 400 W. La bande passante mémoire maximale atteint 512 GB/s avec RDIMM, contre 1 TB/s sur SP7, et 819 GB/s avec MRDIMM, contre 1,6 TB/s sur SP7. La bande passante IO maximale par socket, elle, est plus élevée sur SP8 : 2,0 TB/s contre 1,5 TB/s sur SP7.
AMD Venice : mémoire, entrées/sorties, puissance, RAS et sécurité
La mémoire reste aussi déterminante que le CPU. Les plateformes SP8 et SP7 prennent en charge DDR5 MRDIMM Gen2, DDR5 RDIMM, LPDDR5X SOCAMM2, CXL 3.1 et MEXT. Les usages de LPDDR5X et de MEXT feront l’objet d’articles dédiés.
Avec DDR5 MRDIMM Gen2, EPYC Venice atteint 12 800 MT/s en 16 canaux sur SP7 et 8 canaux sur SP8. Cette norme de mémoire ouvre jusqu’à 1,6 TB/s de bande passante.
Les DDR5 RDIMM standards profitent aussi jusqu’à 8000 MT/s sur Venice. Ils permettent jusqu’à 1,0 TB/s agrégés sur 16 canaux et jusqu’à 8 TB de capacité par socket, sur SP7 et SP8.
CXL 3.1, lié au PCIe Gen6, monte à 96 lanes par socket sur SP7 et 128 lanes par socket sur SP8. Chaque liaison x16 peut délivrer jusqu’à 128 GB/s de bande passante brute, avec une latence d’un saut NUMA. AMD présente CXL comme un niveau mémoire à l’échelle du téraoctet, avec un coût par gigaoctet réduit de 87% et une compatibilité sans modification applicative.
Le core Zen 6 améliore aussi le RAS et la sécurité. AMD met en avant la première architecture x86 intégrant une racine de confiance open source Caliptra 1.2, avec un socle de sécurité pour les charges IA agentiques.
Traiter les trois contraintes énergétiques des datacenters
AMD cherche aussi à répondre au problème énergétique des centres de données, avec trois obstacles identifiés.
Premier obstacle : le power stranded. Entre 15% et 25% de la capacité du rack peut rester inexploitée. Sur un grand site, plusieurs milliers de racks peuvent donc immobiliser des investissements.
Deuxième obstacle : la consommation fantôme au repos ou en faible activité. Même quand les racks sont peu utilisés, le système absorbe environ 60% à 70% de la puissance crête. Une limite de puissance fixe oblige les racks à rester en état de consommation maximale en permanence, alors qu’une borne basse dégraderait la performance.
Troisième obstacle : la prolifération de références. Il faut souvent deux à trois fois plus de SKU pour couvrir les différents niveaux de service. Les machines virtuelles premium exigent des cores rapides, les workloads batch recherchent la densité, et cette segmentation peut immobiliser du silicium et du budget quand la demande bascule en cours de trimestre.
AMD répond avec trois technologies : UPP, UBPS et FAST. UPP, ou Unified Power Provisioning, récupère la capacité inexploitée du rack, autorise davantage de serveurs par rack et améliore le rendement CPU par euro investi.
UBPS, ou Utilization-Based Power Scaling, adapte la puissance aux cores actifs et abaisse la consommation lors des utilisations typiques. Quand une rafale de charge arrive, le système peut encore monter à pleine puissance.
FAST, ou Frequency-Adaptive Spectrum Tech, fixe une fréquence plancher par groupe de cores et combine des profils premium et non premium dans un seul SoC. Le même CPU devient alors capable de servir plusieurs niveaux de performance.
Venice affiche une performance EPIC sur HPC, cloud, entreprise et IA
Le résultat de ces évolutions architecturales se voit immédiatement : les EPYC 9006 « Venice » dépassent nettement les générations précédentes.
AMD avance un gain proche de 20x en calcul généraliste face aux premiers EPYC, de 18,6x en calcul scientifique et de 9,6x en bande passante mémoire. La firme se compare aussi aux offres adverses, dont NVIDIA Vera.
En bande passante mémoire, Venice avec DDR5 MRDIMM atteint 1,600 TB/s, contre 1,2 TB/s pour NVIDIA Vera en LPDDR5X SOCAMM2.
Même avec des RDIMM à 8000 MT/s, Venice offre plus de bande passante que Intel Granite Rapids-AP avec des MRDIMM Gen1 à 8800 MT/s : 1,0 TB/s contre 0,844 TB/s. Intel prévoit aussi de prendre en charge les MRDIMM de seconde génération l’année suivante.
Sur HPC, Venice affiche un gain de 11x, soit presque le double du saut observé entre Turin et la génération précédente. AMD revendique 2,2x de performance moyenne face à Intel Granite Rapids, avec des pics atteignant 3,20x.
Des références à 25% moins de cores peuvent garder une avance de 1,6x sur le Xeon 6980P 128 cores de Granite Rapids. Le test oppose l’EPYC 9686F 96 cores à ce Xeon.
À nombre de cores comparable, les EPYC Venice montent à 1,9x de performance en moyenne. L’écart dépasse presque du double celui de l’EPYC Turin Zen 5 avec la même configuration de cores.
Autre indicateur : le temps de décision d’une simulation. Zen 6 étant plus véloce, Venice complète une prévision météo 2,8x plus vite qu’un Turin à nombre de cores équivalent. Une tâche demandant 5,22 heures sur un Turin 128 cores tombe à 3,49 heures sur un Venice 96 cores, puis à 2,66 heures sur un Venice 256 cores. Des tendances similaires apparaissent sur un horizon de cinq jours.
La simulation de découverte de médicaments progresse aussi. Une modélisation de 100 ns est terminée quatre mois plus tôt qu’avec Granite Rapids. Un Venice 256 cores demande 57 jours, un Venice 96 cores en demande 97, un Turin 128 cores en demande 114, tandis qu’Intel Granite Rapids en demande 182. Les simulations automobiles et aérodynamiques bénéficient du même ordre de gain.
AMD met également en avant plus de threads par mégawatt, jusqu’à 2,9x, plus de performance par mégawatt, jusqu’à 2,0x, et plus de cores par rack face à NVIDIA Vera.
Les benchmarks IA constituent un autre axe important, puisque Venice est pensé dès sa conception pour les charges agentiques avancées.
Les gains atteignent 1,5x contre EPYC Turin Zen 5 et jusqu’à 4,4x contre les Xeon Intel Granite Rapids. AMD compare aussi ses leads HPC et IA à AWS Graviton5, en revendiquant 3,0x, alors que ses puces actuelles offrent déjà 60% de performance en plus.
Avec la disponibilité générale de Venice, AMD livre une avancée architecturale nette pour le traitement d’agents IA.
La combinaison d’un gain d’IPC proche de 27%, de densités de cores plus fortes, de caches plus riches, de nouveaux sockets SP7 et SP8, d’une gestion de puissance plus fine et de mémoires ou entrées/sorties plus modernes place EPYC 9006 comme une option robuste pour le cloud dense, le HPC et l’IA. AMD met en avant des arguments en performance, en efficacité et en coût total de possession.
