Nouvelle caractéristique DDR5 : Des vitesses allant jusqu’à 8800 MT/s et des améliorations en matière de sécurité

– La nouvelle caractéristique DDR5 définit des vitesses de transfert de données allant jusqu’à 8800 MT/s.
– De nouvelles fonctionnalités de sécurité ont été ajoutées pour contrer les attaques de type rowhammer.
– La caractéristique DDR5 ne prend plus en charge la technologie d’économie d’énergie Partial Array Self Refresh (PASR) en raison de problèmes de sécurité.

Lorsque JEDEC a publié sa caractéristique DDR5 (JESD79) en 2020, l’organisation de normalisation a défini des caractéristiques précises pour les modules avec des plages de vitesse allant jusqu’à 6400 Mo/s, tout en laissant la caractéristique ouverte à de futures extensions avec une mémoire plus rapide à mesure que la technologie progressait. Maintenant, un peu plus de trois ans et demi plus tard, l’organisme de normalisation et ses membres se préparent à publier une génération plus rapide de mémoire DDR5, qui est décrite dans la caractéristique JESD79-JC5 récemment mise à jour. La dernière itération de la caractéristique DDR5 définit des caractéristiques officielles de synchronisation DDR jusqu’à 8800 Mo/s, ainsi que l’ajout de nouvelles fonctionnalités en matière de sécurité.

En plongeant plus profondément, la nouvelle caractéristique décrit les paramètres des puces mémoire (sur tous les types de modules mémoire) avec des débits de transfert de données allant jusqu’à 8800 Mo/s (également appelé DDR5-8800). Cela suggère que tous les membres du comité JESD79 qui définit les caractéristiques DDR5 – y compris les constructeurs de puces mémoire et les concepteurs de contrôleurs mémoire – conviennent que DDR5-8800 est une extension viable de la caractéristique DDR5, tant du point de vue des performances que du coût. En attendant, l’ajout de plages de vitesses plus élevées est peut-être rendu possible par une autre fonctionnalité JEDEC introduite dans cette dernière caractéristique, à savoir la synchronisation de la fréquence de sortie d’auto-rafraîchissement pour l’optimisation de l’entraînement des E/S.

En ce qui concerne la norme JEDEC pour la DDR5-8800, elle définit des timings relativement lâches de CL62 62-62 pour les dispositifs de qualité A et des timings de CL78 77-77 pour les circuits intégrés de qualité C de gamme inférieure. Malheureusement, les lois de la physique régissant les cellules DRAM n’ont pas beaucoup évolué au cours des dernières années (ou décennies, d’ailleurs), de sorte que les puces mémoire doivent encore fonctionner avec des latences absolues similaires, augmentant la latence CAS relative. Dans ce cas, 14 ns reste la norme, les latences CAS aux nouvelles vitesses étant fixées pour maintenir les latences absolues autour de ce niveau. Mais en échange de systèmes prêts à attendre un peu plus longtemps (en termes de cycles) pour obtenir un résultat, la nouvelle caractéristique améliore la bande passante mémoire maximale de la norme de 37,5 %.

Ce sont bien sûr les timings définis dans la caractéristique JEDEC, qui concernent principalement les constructeurs de serveurs. Nous devrons donc voir dans quelle mesure les constructeurs de mémoire grand public peuvent pousser les choses plus loin pour leurs mémoires profilées XMP/EXPO. Les overclockers extrêmes atteignent déjà des vitesses aussi élevées que 11 240 Mo/s avec les puces DRAM et les processeurs de génération actuelle, il pourrait donc y avoir une certaine marge de manœuvre supplémentaire dans la prochaine génération.

En ce qui concerne la sécurité, la caractéristique mise à jour apporte quelques changements qui semblent destinés à contrer les exploits de type rowhammer. L’élément clé ici est le comptage d’activation par rangée (PRAC), qui, conformément à son nom, permet à la DDR5 de garder une trace du nombre de fois qu’une rangée a été activée. À l’aide de ces informations, les contrôleurs mémoire peuvent alors déterminer si une rangée mémoire a été activée de manière excessive et présente un risque de faire basculer les bits d’une rangée voisine, auquel cas ils peuvent réduire l’activation et permettre ainsi à la rangée voisine de se rafraîchir correctement et aux données de se stabiliser à nouveau.

Il est à noter que le communiqué de presse de JEDEC n’utilise à aucun moment le terme rowhammer (malheureusement, nous n’avons pas pu consulter la caractéristique elle-même). Mais d’après la description seule, il est clair que cela vise clairement à contrer les attaques rowhammer, car celles-ci opèrent normalement en provoquant un basculement de bit entre les rafraîchissements par le biais d’un grand nombre d’activations.

En fouillant un peu plus en profondeur, PRAC semble être basé sur un brevet récent d’Intel, « Perfect Row Hammer Tracking with Multiple Count Increments » (US20220121398A1), qui décrit un mécanisme très similaire sous le nom « Perfect row hammer tracking » (PRHT). Notons que l’article d’Intel précise que cette technique a un coût en termes de performances car elle augmente le temps de cycle global des rangées. En fin de compte, étant donné que la vulnérabilité sous-jacente à rowhammer relève de la physique (densité des cellules) plutôt que de la logique, il n’est pas surprenant de constater que toute mesure d’atténuation de cette vulnérabilité entraîne un coût.

La caractéristique DDR5 mise à jour supprime également le prise en chage de l’auto-rafraîchissement partiel de l’ensemble (PASR) dans la norme, citant des problèmes de sécurité. Le PASR est principalement destiné à l’efficacité énergétique de la mémoire mobile, et en tant que technologie liée au rafraîchissement, il chevauche probablement certains aspects de rowhammer, que ce soit comme moyen d’attaquer la mémoire ou comme obstacle à la défense contre rowhammer. Quoi qu’il en soit, étant donné que les appareils mobiles se tournent de plus en plus vers les technologies LPDDR optimisées pour une faible consommation d’énergie, la suppression du PASR ne semble pas être une préoccupation majeure pour les appareils grand public.