Les GPU de jeu « Multi-Chiplet » d’AMD arrivent bientôt avec la prochaine architecture UDNAn
AMD prépare de grands projets pour l’avenir du segment des GPU destinés aux consommateurs, avec des idées qui se distinguent par leur originalité. Selon des rumeurs et des brevets récents, la société s’apprêterait à adopter des GPU multi-chiplet.
Le Brevet Multi-Chiplet d’AMD pour Résoudre le Problème de Latence grâce à un « Switch Intelligent »
La notion de MCM (Module Multi-Chiplet) n’est pas inédite dans le secteur graphique. Cependant, avec les limites des designs monolithiques, l’intérêt pour les MCM ne cesse de croître. AMD se positionne comme un acteur expérimenté dans ce domaine, ayant introduit le design MCM avec ses accélérateurs AI Instinct MI200.
Cette gamme incluait plusieurs chiplets empilés sur un seul package, intégrant des cœurs de traitement graphique, une pile HBM, et le die d’entrée/sortie. Avec la série Instinct MI350, AMD a pris une approche innovante, qui pourrait servir de base à des GPU destinés aux consommateurs, selon coreteks.
L’un des principaux défis d’une conception chiplet pour les GPU de jeu est la latence accrue. Les images ne tolèrent pas les délais de transmission de données ; AMD doit donc développer une solution pour réduire cette distance entre les données et les calculs. Un nouveau brevet suggère qu’AMD pourrait avoir trouvé la clé pour des GPU de jeu multi-chiplet.
À la surprise générale, le brevet évoque initialement des détails concernant des CPU, mais son contenu indique clairement un objectif lié aux graphiques. Il préconise l’utilisation d’un circuit de « data-fabric » avec un Switch intelligent pour optimiser la communication entre les chiplets de calcul et les contrôleurs de mémoire.
Ce Switch est conçu pour améliorer l’accès à la mémoire en évaluant d’abord si une tâche graphique nécessite une migration ou une réplication des données, le tout avec une latence de décision à l’échelle de la nanoseconde.
Avec ce problème de données traité, le brevet envisage des GCDs avec des caches L1 et L2, semblables à ceux des accélérateurs AI. Un cache L3 partagé pourrait également être accessible via ce Switch, reliant tous les GCDs et diminuant ainsi la nécessité d’accéder à la mémoire globale.
Ce système fonctionnerait comme une zone de mise en attente partagée entre chiplets, rappelant le 3D V-Cache d’AMD, mais principalement destiné aux processeurs. On trouve aussi du DRAM empilé, essentiel pour le design MCM.
Ce qui rend l’émergence de ces brevets multi-chiplet particulièrement intéressante, c’est que AMD est déjà prêt sur le plan de l’écosystème. La société pourrait utiliser les ponts InFO-RDL de TSMC et une version spécifique de l’Infinity Fabric entre les die pour le conditionnement.
Ce modèle devient d’autant plus convaincant qu’il s’agit d’une version simplifiée des accélérateurs AI. Rappelons qu’AMD a prévu de fusionner ses architectures de jeu et d’IA sous une même unité, l’architecture UDNA. De plus, l’écosystème logiciel a lui aussi été harmonisé, permettant à AMD d’optimiser les travaux de pilotes et de compilateurs.
Avec les limites des designs monolithiques, l’industrie a besoin de changements, et AMD pourrait avoir l’occasion idéale de devancer ses concurrents. Cependant, ces designs chiplet présentent des complications, dont AMD a fait l’expérience avec RDNA 3.
La latence introduite par l’interconnexion entre chiplets a posé problème. Grâce à l’approche novatrice avec le Switch et l’ajout du cache partagé L3, AMD espère remédier à ces problèmes de latence. C’est un saut architectural significatif. En tant qu’enthousiaste, je suis impatient de voir cette innovation sur le marché, mais il nous faudra probablement patienter pour UDNA 5.
