Intel vise la couronne de fonderie pour puces ASIC

Le marché des ASIC représente une opportunité majeure pour Intel, qui cherche à diversifier ses activités. Pour y parvenir, l’entreprise recrute des profils expérimentés issus de l’extérieur, rompant ainsi avec ses traditions. Cette stratégie vise à dynamiser l’innovation et à conquérir de nouveaux contrats dans un secteur très concurrentiel.

Le recrutement clé de Dean Jarnac pour les ASIC

Intel simplifie activement ses structures et réduit son inertie bureaucratique pour se tourner vers de nouveaux marchés. Les nœuds de fabrication avancés du fondeur visent notamment le secteur des circuits intégrés spécifiques à une application, ou ASIC, qui est en pleine effervescence.

Pour concrétiser cet objectif, Intel a engagé Dean Jarnac, un ancien cadre de Marvell. D’après l’analyste Jack Gold, cette embauche vise précisément à développer cette nouvelle activité pour le groupe.

Le marché des ASIC s’est considérablement densifié ces dernières années. On y trouve désormais les TPU de Google, conçus avec Broadcom, Marvell et MediaTek, les puces Trainium d’Amazon développées avec Marvell, et les accélérateurs d’intelligence artificielle Maia de Microsoft, conçus avec OpenAI, Marvell et Broadcom. OpenAI a aussi récemment collaboré avec Broadcom sur un accélérateur sur mesure nommé Jalapeno, tandis qu’Anthropic travaillerait sur un ASIC avec Broadcom et Samsung.

Il est donc logique qu’Intel cherche à prendre sa part de ce marché très actif. Sa principale arme pour cette offensive est Dean Jarnac, dont l’expérience chez Marvell apporte un savoir-faire précieux dans le domaine des ASIC.

Selon Jack Gold, Intel souhaite utiliser l’expertise de Jarnac pour décrocher des contrats essentiels, ce qui permettrait de consolider sa nouvelle ligne d’activité.

« [Marvell] conçoit des puces, et il connaît donc, je suppose assez bien, tout le processus de fonctionnement d’une entreprise de conception de puces, par opposition à une entreprise qui conçoit et fabrique ses propres puces [comme Intel]. »

Cette nouvelle orientation commence déjà à porter ses fruits. En juillet, la société a annoncé un accord pour concevoir et fabriquer le prochain processeur de sécurité de Fortinet, destiné aux pare-feu et infrastructures haute performance. Les ambitions d’Intel semblent plus vastes encore. Son directeur financier, David Zinsner, a indiqué en juillet que son activité ASIC approchait d’un rythme annuel de 2 milliards d’euros, et pourrait atteindre 4 milliards « dans un avenir pas trop lointain ».

L’embauche de Jarnac par le PDG Lip-Bu Tan s’inscrit dans une démarche plus large. Le nouveau dirigeant d’Intel s’éloigne des conventions en plaçant des responsables externes expérimentés à des postes clés. Cette méthode permet de contourner la bureaucratie interne, habituée à des promotions internes pour ses postes stratégiques.

Par ailleurs, NVIDIA pourrait adopter la technologie d’assemblage Foveros d’Intel d’ici 2028, ce qui constituerait un atout majeur pour le fondeur. Pour rappel, Foveros apporte un véritable empilement tridimensionnel de puces actives, face-à-face ou face-arrière, directement sur une puce de base ou un interposeur. Cette technologie offre une densité d’interconnexion très élevée et une latence de signal extrêmement faible grâce à de courts chemins verticaux permis par la liaison hybride cuivre-cuivre.

Foveros représente une avancée significative par rapport à l’EMIB-T. L’EMIB d’Intel relie plusieurs puces de silicium au sein d’un même boîtier de processeur en utilisant de minuscules « ponts » de silicium intégrés directement dans le substrat organique, avec des micro-soudures haute densité placées uniquement aux bordures où les puces rencontrent le pont.

L’EMIB-T va plus loin en intégrant des vias traversant le silicium, percés directement à travers les ponts de silicium encastrés. Ces canaux de routage verticaux permettent à l’alimentation et aux signaux haute fréquence de circuler directement depuis le bas du boîtier, à travers le pont, et jusqu’aux processeurs ou à la mémoire situés au-dessus, permettant ainsi l’empilement 3D.

Intel progresse aussi discrètement dans le segment de la mémoire, avec des travaux sur des technologies à venir comme la XBM et la mémoire Z-Angle. La mémoire Z-Angle est une DRAM empilée en 3D où des interconnexions diagonales remplacent les vias traversant le silicium verticaux, formant un pilier thermique central qui dissipe mieux la chaleur. Elle utilise également la liaison hybride cuivre-cuivre et n’utilise pas de condensateurs pour une plus grande densité. Intel a d’ailleurs souligné le recrutement de l’ancien PDG de SK hynix, Shou-Chi Lee, lors de sa dernière conférence sur les résultats, en évoquant ses ambitions dans la mémoire.