Intel intègre probablement le contrôleur mémoire de Panther Lake dans le die de calcul
Intel envisage un changement significatif concernant son design basé sur des tuiles, avec l’architecture Panther Lake en ligne de mire. La marque semble vouloir réintégrer le contrôleur de mémoire à l’intérieur du die de calcul.
Selon les informations fournies par @kopite7kimi sur X, Intel prévoit d’ajouter à nouveau l’IMC (Contrôleur de Mémoire Intégré) dans le die de calcul. Ce réaménagement pourrait répondre à la latence accrue provoquée par la séparation de ce contrôleur dans une tuile distincte, éloignée des cœurs CPU. Cette décision pourrait également viser à surmonter les limitations telles que l’absence de Hyperthreading et des fréquences plus basses, qui entravent la performance des puces Arrow Lake actuelles.
Toutefois, la recherche de performance ne serait pas la seule motivation pour qu’Intel repositionne son IMC dans le die de calcul. Selon @jaykihn0, tous les sous-systèmes généralement intégrés au SOC – comme le NPU – seront transférés dans la tuile de calcul, car Panther Lake ne dispose pas d’une tuile SOC dédiée. L’absence de cette dernière pourrait être liée à des questions de mise à l’échelle.
Pour résumer, Meteor Lake intégrait son IMC dans la tuile SOC. Panther Lake le transférera vers la tuile de calcul, tandis que Nova Lake devrait le remettre au SOC. Intel semble expérimenter afin de trouver le meilleur compromis entre coût de production et performance.
Il convient de rappeler que toutes les tuiles ne sont pas fabriquées avec le même procédé. Par exemple, la tuile de calcul d’Arrow Lake est construite avec le nœud N3B de TSMC, contrairement à la tuile I/O, qui utilise le procédé N6, plus ancien et moins coûteux. L’utilisation de procédés moins avancés pour les tuiles secondaires permet d’alléger la demande pour la fabrication de pointe, libérant ainsi des capacités pour des composants qui profitent de nouveaux procédés.
En définitive, si Intel déplace véritablement son IMC dans la tuile de calcul, la latence et la performance pourraient bénéficier d’une distance réduite vers les cœurs CPU, augmentant ainsi l’efficacité de la conception.
