AMD a publié des informations supplémentaires concernant sa technologie 3D V-Cache de 2e génération présentée sur les processeurs Ryzen 7000 X3D.
AMD dévoile la deuxième génération du cache 3D de l’entreprise, montrant les nouvelles optimisations et améliorations de la nouvelle technologie
La conférence internationale sur les circuits à semi-conducteurs 2023 était la deuxième fois que la société apportait des informations sur la nouvelle puce d’E/S. Le site Web Tom’s Hardware a reçu des informations sur la nouvelle génération d’AMD après que @Locuza_ sur Twitter a révélé le nouveau chipset aux masses :
Puce d’E/S client Zen 4 Raphael 6 nm :
– 128b DDR5 PHY + 32b pour ECC (8b par canal 32b)
– 2x ports GMI3, 3x CCD ne sont pas possibles. :p
– 28x PCIe 5, Zen1/2/3 cIOD avait 32x voies PCIe.
AMD a donc réduit le gaspillage pour le marché client.
– Vraiment juste un RDNA2 WGP, 128 Shader « Cores » https://t.co/bkqdVvhgrn pic.twitter.com/erYxTw1p8h— Locuza (@Locuza_) 4 mars 2023
L’une des images divulguées par la société était un premier aperçu de la nouvelle matrice d’E / S pour la prochaine génération de son V-Cache 3D. Cette nouvelle matrice d’E/S a été présentée sur les derniers processeurs Ryzen 7000 X3D « Raphael ».
AMD ajoutera plus au cache L3 par rapport aux versions non X3D, portant la taille à 96 Mo dans un chiplet, et est basé sur la technologie de nœud de processus 7 nm. Le cache L3 est empilé sur le Zen 4 Core Complex Die (CCD) de 5 nm. Alors que la prochaine génération aura une matrice de cache plus petite, elle conservera un nombre de transistors identique. Cependant, la densité des transistors est passée à 130,6 MTr/mm² par rapport aux 114,6 MTr/mm² d’origine et atteint une bande passante plus élevée de 2,5 To/s, soit une amélioration de 25 % par rapport à la conception 5800X3D.
La société a ajusté la zone de connexion Through Silicon Vias (TSV) de moitié. Le CCD de Zen 4 est actuellement installé sur les processeurs grand public Ryzen 7000 X3D et les processeurs serveur/poste de travail EPYC 9004. Désormais, la matrice d’E/S sera modifiée pour les modèles grand public et serveur lors de la sortie et disposera de deux ports Global Memory Interconnect, éliminant ainsi les configurations utilisant trois CCD simultanément.
La nouvelle matrice offrira également des couches physiques DDR5 128 bits (PHY) et une mémoire de code de correction d’erreur (ECC) 32 bits avec 8 bits par canal 32 bits et vingt-huit fois les couches physiques PCIe 5.0, soit quatre de moins que l’intégration de calcul Zen 1/2/3 à la demande, ou cIOD. Enfin, le chiplet devrait proposer 128 Shader Cores. Vous pouvez consulter plus de notre couverture de l’AMD 7950X3D ici.
Sources d’information : Omgpu.com, Locuza_ (Twitter) Tom’s Hardware, TechSpot
Ci-dessous, la vidéo d’un de nos confrères hardware de la semaine :
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