AMD ouvre la voie à l’informatique Zettascale : performances CPU/GPU, efficacité des puces de nouvelle génération…

AMD a parlé de l’avenir de l’informatique, présentant ses tendances CPU et GPU en termes d’efficacité et de performances lors de la conférence ISSCC 2023.

AMD pose les yeux sur Zettascale pour la prochaine décennie d’informatique : parle du packaging CPU/GPU avancé, des tendances en matière de performances/d’efficacité, etc.

La PDG d’AMD, le Dr Lisa Su, est montée sur scène et a commencé la conférence en soulignant les progrès réalisés au cours des 10 dernières années. Lors de l’ISSCC 2013, AMD a parlé de l’un de ses premiers APU HSA, Richland, qui comportait jusqu’à 1,3 milliard de transistors, 4 cœurs, 4 threads, un processus SOI monolithique de 32 nm et 4 Mo de cache total. Avance rapide jusqu’en 2023, et AMD propose désormais 90 milliards de transistors, 96 cœurs, 192 threads sur une puce unique avec 13 chiplets qui utilisent des nœuds de processus de 5 nm et 6 nm avec 386 Mo de cache.

Ce sont des progrès significatifs qui ont été réalisés au cours des 10 dernières années et sur la base des tendances de performances de la dernière décennie, l’industrie a amélioré les performances des serveurs grand public de 2 fois tous les 2,4 ans. Il en va de même pour les GPU qui ont vu les performances augmenter de 2x tous les 2 ans environ. Aujourd’hui, AMD est déjà devenue la première entreprise technologique du secteur à franchir la barrière Exascale avec le supercalculateur Frontier. Le prochain objectif est donc d’atteindre la marque Zettascale encore plus difficile.

Il faudra un peu plus de 10 ans pour atteindre Zettascale étant donné une augmentation des performances de 2x tous les 1,2 ans. C’est en tirant parti de toute la technologie disponible à l’heure actuelle, mais en ce qui concerne l’efficacité, ce n’est pas une performance de type progression linéaire. Selon les tendances en matière d’efficacité du processeur et du processeur graphique, nous commençons à voir les progrès s’aplatir, donc tout en atteignant les performances Zettascale dans les 10 prochaines années environ, cela sera réalisable, cela aura un coût d’efficacité important.

Un système de niveau Zettascale avec une efficacité de 2140 GF/Watt consommerait environ 500 MW d’énergie en utilisant les prouesses architecturales actuelles que le monde moderne a à offrir. Deux de ces systèmes nécessiteront une véritable centrale nucléaire d’une capacité de 1 000 MW ou 1 GW. Et c’est avec une croissance de l’efficacité multipliée par 2 tous les 2,2 ans.

Donc, dès le départ, vous pouvez dire que quelque chose de radical doit se produire. Même la densité logique y contribue et il y a aussi un facteur de coût à associer. Fabriquer des puces de premier plan indique également que les gens vont payer beaucoup plus que ce qu’ils ont payé la dernière génération. De plus, l’interconnexion d’E/S a également connu un aplatissement global en ce qui concerne l’énergie par bit. Un autre facteur à jouer dans tout cela est la mémoire et la bande passante mémoire. À mesure que les ensembles de données deviennent plus grands, il y a une demande massive pour plus de capacités et de bande passante, ce qui contribue également à une puissance et à un coût plus élevés.

AMD vise à résoudre ce problème en utilisant la bonne technologie de calcul pour la bonne charge de travail. Le Dr Lisa Su affirme que le plus grand levier pour résoudre cette crise d’efficacité a été l’utilisation de technologies de boîtier avancées utilisées sur des puces telles que l’Instinct MI250X et l’EPYC Genoa. Avoir des puces empilées et emballées ensemble aide également à réduire le coût relatif en bits/joule. Jusqu’à présent, l’emballage avancé a fourni à lui seul une réduction de 50 fois la puissance de communication par rapport à l’époque où ces puces étaient toutes autonomes et éloignées les unes des autres à tous les niveaux.

La prochaine évolution de ce voyage se présentera sous la forme de l’AMD Instinct MI300 qui a le cache et la matrice de tissu en bas et les cœurs CPU / GPU empilés en 3D sur eux avec l’intégration 2.5D de la mémoire et du tissu d’interconnexion. L’accélérateur AMD MI300 dispose également d’une architecture APU à mémoire unifiée de nouvelle génération qui permet aux cœurs CPU et GPU de partager le même pool de mémoire de mémoire HBM rapide.

Accélérateur AMD MI250 (architecture de mémoire cohérente CDNA 2) :

• Simplifie la programmation
• Interconnexion Infinity de 3e génération à frais généraux réduits
• Conception modulaire standard de l’industrie

Accélérateur AMD MI300 (architecture APU à mémoire unifiée CDNA 3) :

• Élimine les copies de mémoire redondantes
• Communication à large bande passante et à faible latence
• Faible TCO avec package APU à mémoire unifiée

Des puces telles que le MI300 aideront AMD à hyper-accélérer son objectif 30×25 qui est de fournir une amélioration de l’efficacité de 30x d’ici 2025. Il y a plus cependant, AMD parle de futures architectures d’emballage et de chiplet qui comporteront une intégration encore plus étroite du calcul et de la mémoire avec environ 0,2 conceptions pj/bit et PIM (traitement en mémoire) qui réduiront l’énergie d’accès jusqu’à 85 %. AMD révèle également qu’ils travaillent avec la DARPA sur des méthodes de communication optique pour une longue portée économe en énergie.

Le point culminant de la conférence s’est présenté sous la forme d’un schéma fonctionnel de haut niveau d’une future architecture de système en package qui jouera un rôle clé dans la réalisation des performances Zettascale. La puce présentée par AMD présente un conditionnement avancé pour permettre une intégration efficace maximale des éléments de calcul et de la mémoire, ainsi qu’une communication au niveau du système réalisée avec des optiques à faible puissance et à large bande passante.

Récepteurs optiques hautes performances :

Un récepteur WDM 0,96 pJ/b 7 × 50 Gb/s par fibre avec CMOS 7 nm empilés et matrices photoniques en silicium 45 nm – AMD

Attention à ce travail ! ????

– Sous-renard (@Underfox3) 18 février 2023

L’architecture APU de nouvelle génération comprend un mélange de technologies de conditionnement 2D/2,5D/3D avancées avec une gamme d’accélérateurs spécifiques à un domaine, des cœurs de calcul hétérogènes, une interface puce à puce (UCIe) à grande vitesse, une optique co-package, Couches de mémoire, et plus encore. Au total, nous pouvons constituer 13 chiplets au niveau supérieur mais il pourrait certainement y en avoir encore plus sur la version finalisée que nous verrons dans les années à venir.

Dans l’ensemble, la combinaison de tous ces éléments permettra à AMD d’atteindre un système impressionnant de 10 000 GFLOP/Watt Zettascale dans une capacité de 100 MW, ce qui est bien inférieur à la conception de 500 MW sur les technologies existantes. En ce qui concerne les puces et les technologies d’emballage avancées, AMD est sans aucun doute un leader de l’industrie et il semble que la société pourrait bien devenir la première à franchir la barrière de l’échelle Zetta, tout comme elle l’a fait avec Exascale.

Ci-dessous, la vidéo d’un de nos confrères hardware de la semaine :

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